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Silicon Labs EFM8LB I2Cslave模式下，当主机SCL速率为300khz时，从机会不会拉低SCL，以达到时钟同步
时钟低扩展在每个ACK/NACK都会发生，在写I2C0INT为0时结束。
什么是I2C时钟延展（SCL Stretching）？
在I2C的主从通信过程中，总线上的SCL时钟总是由主机来产生和控制的，但如果从机跟不上主机的速率，I2C协议规定从机是可以通过将SCL时钟线拉低来暂停一个传输的，直到从机释放掉SCL线，传输继续进行。在编写程序的时候，如果是做主机，要检查SCL的电平。当为低的时候，需要超时等待，等它变为高的时候，才能再发新的SCL信号。
瑞萨单片机手册中写道IIC通讯中SCL（时钟线）上升、下拉时间受总线电容和上拉电阻的影响，请问电容和上拉电阻如何影响SCL的拉高、拉低时间？
因为存在电阻和电容就会形成一个RC电路，高电平时，会先对电容充电，所以上升时间就变慢了，同样，低电平时RC电路也会放电，那下降沿时间也就变慢了。
正在试用EFM8BB10F8G的I2C slave功能，在与主机通讯时，SCL一直处于拉低的状态，请问有可能是什么原因？
当标志位SI置位时，SCL会一直被拉低，直到清除标志位后才会释放SCL，所以检查一下I2C中断标志位是否没有正常清除。
布不同频率的时钟线有什么相应的对策？
对时钟线的布线，最好是进行信号完整性分析，制定相应的布线规则，并根据这些规则来进行布线。
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国民技术MCU选型表
国民技术提供车规MCU，电控MCU，高性能MCU和通用MCU的参数选型，内核：Arm® Cortex®-M0和Arm® Cortex®-M4F，主频（MHz）：48~144，Flash（KB）：16~512，SRAM（KB）：3~144。
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产品型号
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品类
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内核
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主频（MHz）
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Flash（KB）
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SRAM（KB）
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I/O
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工作电压（V）/工作温度（°C）
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高级定时器
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通用定时器
|
基础定时器
|
低功耗定时器
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RTC
|
PWM
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互补PWM
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ADC个数x精度
|
ADC通道数
|
DAC
|
USART/ISO7816/LIN
|
UART/LIN
|
SPI/I2S
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I2C
|
CAN-FD
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DMA/通道数
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Cryptographic algorithm
|
封装
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SPQ(PCS)
|
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N32H487REL7
|
高性能MCU
|
Arm® Cortex®-M4F
|
240
|
512
|
196
|
54
|
1.8V~3.6V/-40~+105°C
|
3
|
10
|
2
|
2
|
1
|
47
|
30
|
4x12bit
|
26
|
2x12bit
|
4
|
4
|
5/2
|
4
|
3
|
2/16
|
DES/3DES、AES、SHA1/SHA224/SHA256、SM3、SM4、MD5、CRC16/CRC32、TRNG
|
LQFP64
(10mm*10mm)
|
160/盘
|
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