抖动衰减时钟芯片Si5381内部有4个独立DSPLL，其中DSPLLB的结构不同于其它的三个DSPL

抖动衰减时钟芯片 Si5381内部有4个独立DSPLL，其中DSPLLB的结构不同于其它的三个DSPLL，请简述各个DSPLL的具体作用？
创建于2016-05-30

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用户88666644_世强 (0)

Si5381内部自带4个独立的DSPLL，其中专门为实现无线基站设备时钟配置的锁相环是DSPLLB，DSPLLB的输出范围最高可达1.47456 GHz，环路带宽范围是10 Hz ~ 100 Hz，支持高速接口 JESD204B的DCLK 和 SYSREF时钟处理。其它DSPLLA/C/D可以作为普通时钟发生器DSPLL使用，其输出范围和带宽范围相对DSPLLB要窄，可以作为普通本地总线、交换芯片等设备的参考钟使用。

创建于2016-05-30

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一款适合IEEE 1588V2的专用时钟芯片

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【经验】超低相位噪声抖动衰减时钟芯片Si5382如何输出同步使能？

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【产品】更适合IEEE 1588设计的超低抖动时钟芯片SI5388/SI5389

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2016年07月15日 - 用户指南 - Rev 1.0 8/15 代理服务技术支持采购服务

【应用】Si5317抖动衰减时钟提供正确的锁相环带宽抖动衰减方案

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2018-12-26 - 应用方案代理服务技术支持采购服务