【产品】时钟频率高达450MHz、36Mbit的QDR II+ SRAM

时间： 2018-03-06 来源：RENESAS(世强编辑整理) 作者：将军

技术问答

RMQSKA3636DGBA和RMQSKA3618DGBA是RENESAS(瑞萨)推出的两款容量为36Mbit 的QDR II+ SRAM（同步4倍数据率静态随机存取存储器）, 其中RMQSKA3636DGBA为1M字 X 36位，RMQSKA3618DGBA为2M字 X 18位。这两款基于先进CMOS工艺生产的SRAM器件使用CMOS 6晶体管储存单元，集成了独特的外围同步电路和突发计数器，采用4字突发结构，读取延时仅2个时钟周期。

RMQSKA3636DGBA和RMQSKA3618DGBA的所有输入寄存器都是受一对输入时钟（K和/K）控制，并由K和/K的上升沿来触发锁存。这两款QDR II+ SRAM的时钟周期最低仅2.2nS，时钟频率高达450MHz，非常适合那些需要同步运行、高速、低电压、高集成度和宽位宽的产品应用，如高端网络开关、路由、通讯设备、高端工作站和服务器等。

由于高频信号反射会引起信噪比（SNR）的降低，RMQSKA3636DGBA和RMQSKA3618DGBA 提供可调整的ODT(On Die Termination)即内部终端电阻，当ODT控制脚为低电平时，阻抗范围为52Ω至105Ω,ODT控制脚为高电平时，阻抗范围为105Ω至150Ω。这两款QDR II+ SRAM均使用165引脚的塑料FBGA封装。

图一. RMQSKA3636DGBA模块图

图二. RMQSKA3618DGBA模块图

主要特性：
· 供电电源：核心 1.8V (VDD), I/O接口 1.4V（VDDQ）
时钟：
· 高带宽，快时钟周期
· 双输入时钟（K和/K）满足只使用上升沿的精确的DDR时序
· 双输出时钟（CQ和/CQ），简化高速系统中的数据采集
· 时钟从停止到重启的时间为μs级别
I/O 接口：
· 分开独立的读写数据端口，支持并行处理
· DDR的读写100%总线操作
· 高速收发逻辑（HSTL）接口
· 用户可编程输出阻抗
· 锁相环(PLL)电路，适应输出数据宽有效窗口和频率调整
· 数据有效管脚(QVLD)，指示当前输出数据的有效性
功能：
· 4标记突发计数器，降低地址频率
· 内部自同步写控制
· 简单的控制逻辑，简化深度扩展
· 兼容JTAG 1149.1测试访问端口
· 封装： 165 FBGA封装（13 X 15 X 1.4mm）

主要应用：
· 高端网络开关
· 路由
· 通讯设备
· 高端工作站和服务器

技术顾问：winthony

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学学！
8235 Lv7. 资深专家 2018-08-20

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冷锋 Lv7. 资深专家 2018-08-12

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有爱有力量 Lv7. 资深专家 2018-08-08

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号角 Lv5 2018-08-07

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yingqiming Lv7. 资深专家 2018-06-06

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