Silicon Labs针对数据中心交换机的时序解决方案组合,解决同步和异步架构问题

2021-03-10 Silicon Labs
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在数据中心交换机SoC平台中采用56G和112G SerDes可以显著提高带宽,但是随着这些数据速率和带宽水平的提高,参考时钟的RMS相位抖动要求降低一半,这带来了新的设计挑战。SILICON LABS(芯科科技)为100G/400G交换机平台提供广泛的时序产品组合,通过sub-100fs系列Si54x振荡器Si5391时钟发生器Si5395/4/2抖动衰减器,以及IEEE 1588网络同步器硬件和软件解决方案解决同步和异步架构问题。


针对交换机设计选择时序解决方案,首先要梳理所有参考时钟、性能水平以及设计中所需的相关时序功能(常称为时钟树)。交换机SoC和PHY数据表中通常会列出频率、输出格式和相关RMS相位抖动要求。在梳理时钟树和选择实施理想的时序解决方案时,建议考虑以下方面:


1、时序体系结构:在概述详细的时钟树之前,第一步是定义交换机设计是异步(或自由运行)还是同步,以及是否需要IEEE 1588 PTP同步支持。同步设计需要锁定来自另一个源的输入时钟,并且需要使用抖动衰减器在频率产生之前过滤来自输入参考时钟的抖动。或者,异步设计在本地产生所有频率,通常使用时钟发生器或振荡器。


2、性能:RMS相位抖动是选择时序解决方案之前要审查的格外重要的参数。随着数据速率和带宽水平的提高,参考时钟的RMS相位抖动要求提高了一倍,通常会将系统抖动容许量减半。用于400G交换机的最新一代交换机SoC和PHY集成了56G/112G SerDes,要求参考时钟的RMS相位抖动小于150fs,而较低的40G/100G带宽设计使用28G SerDes,对参考时钟的RMS相位抖动要求为300fs。建议按照重要性对时钟树进行总结,将RMS相位抖动要求最严格的时钟列在顶部。Silicon Labs的振荡器、时钟发生器和抖动衰减器根据RMS相位抖动性能水平进行分类,便于用户选择符合特定要求的合适器件。


3、频率灵活性:数据中心交换机设计通常需要不同频率的组合(在不同输出电压下具有不同输出格式级别)。 Silicon Labs获得专利的DSPLL和MultiSynth技术可提供高度时钟合成能力,可在多达12个输出上的整数和小数相关输出频率实现0ppm合成误差,同时可尽可能地减少外部元件并提供业界出众的抖动性能。Si5332/Si5391时钟发生器和Si5395抖动衰减器能够同时提供312.5M、156.25M、100M、50M和25M输出时钟,可满足单IC解决方案中整个数据中心交换机时钟树的要求。


4、功能集和集成:Silicon Labs的时序解决方案配备了许多功能,可以进一步优化和简化用户的交换机设计,例如无中断切换、信号损耗、降低EMI的扩频功能、频率选择功能、输出使能控制、多配置文件选择,以及集成晶体参考源。抖动性能至关重要,因此Silicon Labs的产品在所有的电源引脚上都纳入了片上LDO,从而实现处于业界前列的PSNR性能。通过片上实现抑制外部电源和板级噪声极大减少了电源滤波所需的外部组件数量,从而降低了电路板空间和成本,并确保了输出时钟抖动性能符合数据表规格限值。


5、定制:Silicon Labs的ClockBuilder Pro软件工具可指导用户针对自己的时钟树要求轻松、逐步地生成特定的时钟发生器或抖动衰减器配置文件。配置文件完成后,ClockBuilder Pro可针对用户的设计专门分配一个定制部件号,提供相关数据表附录,并允许用户将其保存以备后用。Silicon Labs的Si54x Ultra系列振荡器的部件编号生成可以直接在其网站上进行配置。


6、IEEE 1588:随着数据中心在通信基础设施中变得愈发重要,IEEE 1588 PTP将很快成为数据中心网络交换设备的标准,就像其在5G无线基础设施和核心/城域路由中一样。Silicon Labs提供了一种新的PTP时序方法,该方法支持G.8262、G.8262.1和G.8273.2 T-BC C类和D类。提供了一整套网络同步器、AccuTime软件和模块解决方案,非常适合数据中心交换应用中的分布式时序体系结构。


7、供应情况: 在短时间内采购足够的组件满足原型或生产构建并非易事。Silicon Labs采用以解决方案为导向的方法开发灵活、可编程的芯片,此类芯片可通过ClockBuilder Pro轻松配置,从而在制造流程中实现无缝集成,以在2周内为用户提供预编程样品,并在短短4周内完成生产。 Silicon Labs的现场编程器还能够即刻对空白设备进行编程,或使用I2C重新配置设备。


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  • 芯弟 Lv5. 技术专家 2021-04-16
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  • 好运常伴吾 Lv8. 研究员 2021-03-10
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