【经验】使用RC缓冲电路最小化SiC FET器件的EMI和开关损耗
随着对高效率、高功率密度和简化系统的需求不断增加，SiC FETs由于其快速开关速度、低RDS(on)和高额定电压，使其成为电力工程师的理想选择。
然而，SiC器件的快速开关速度会导致更高的VDS峰值和更长的振铃持续时间，从而在大电流时会产生更多的EMI。对于例如电动汽车和可再生能源等高功率应用领域的工程师们来说，如何努力提高效率，释放这一先进技术的全部潜力，同时又不需要进行不必要的复杂设计，将是一个值得关注的问题。本文中UnitedSiC作为SiC FET的领导厂牌将探讨这一问题。
什么是VDS尖峰和振铃?
产生VDS尖峰和振铃的根本原因是寄生电感。由于SiC MOSFET具有较快的开关速度，因此会产生较高的VDS尖峰和较长的振铃持续时间。高VDS尖峰将减少器件裕度，在处理雷电和负载突变等情况下易造成电压过压损坏。较长的振铃持续时间会带来更多EMI困扰。这种现象在大电流水平下更为明显。
常规方式
抑制EMI的一个标准解决方案是通过使用高栅电阻(RG)来降低电流变化率(dI/dt)。然而，这种方法需要在效率和EMI之间权衡。事实上，使用高RG极大地增加了开关损耗。
另一种解决方法是减小电源回路杂散电感。然而，它需要重新设计PCB布局和使用更小感值的小封装器件。除此之外，PCB上的电源环路面积最小化是有限制的，并且有安全规定，规定了最小间距和间隙距离。此外，更小的封装使热阻更高。
我们可以采用滤器设计来满足EMI要求，并简化系统的权衡。也可以使用控制方法来减少EMI：例如频率抖动技术，通过扩展电源的噪声频谱来减小EMI。
新方法
更有效的方法是采用一个简单RC缓冲电路，它减小了设计难度，释放了SiC器件的全部功能。该方法简单易行，能有效地控制VDS尖峰和振铃持续时间，在宽负载范围内和可忽略关断延迟内提高效率。
由于更快的dv/dt和额外的Cs，缓冲电路也有更高的位移电流，这意味着在关断转换时ID和VDS重叠更少。
我们可以通过双脉冲试验（DPT）来研究缓冲电路的效果，从而证明这一点。它是一种带有感性负载的半桥结构。上桥臂和下桥臂使用相同的器件：VGS、VDS和ID从下桥臂器件测量（图1）。
电流互感器(CT)同时测量器件电流和缓冲电流。因此，测量得到的开关损耗包括器件开关损耗和缓冲电路的损耗。
图1：半桥式配置(上下器件相同)
如果使用缓冲电路，它是一个200pF电容器，与一个10Ω电阻串联在SiC MOSFET的漏极和源极之间。
图2：RC缓冲电路更有效地控制关断EMI
首先，让我们比较关断波形(图2)。对于图中的相同器件，左边的波形使用RC缓冲电路和低RG(关断)，右边的波形使用高RG(关断)但没有缓冲电路。两种方法都限制了关断VDS的峰值尖峰电压；然而，缓冲电路只用了33ns来抑制振铃持续时间，而高RG(关断)仍然有超过100ns振铃持续时间。此外，缓冲电路比高RG(关断)延迟时间更短。因此，缓冲电路能更有效地控制VDS关断尖峰和关断的振铃持续时间。
图3、 RC缓冲器在导通时的有效性
在导通侧（图3），如果我们比较有RC缓冲电路和RG（导通）为5Ω的波形和不带缓冲电路的波形，我们可以看到，使用缓冲电路会使峰值反向恢复电流（Irr）从94A增加到97A。除此之外，它对导通波形的影响可以忽略不计。
这表明，在控制VDS尖峰和振荡持续时间方面，缓冲电路比高RG(关断)更有效。但是这种方法会更有效率吗(图4)？
图4、缓冲电路与高RG(关断)开关损耗(Eoff，Eon)的比较
在48A时，我们发现高RG(关断)的关断损耗是低RG(关断)缓冲电路的两倍多。因此，缓冲电路在关断时更有效率，因为它允许更快的切换，同时更好的控制VDS尖峰和振铃。
如果我们看一下导通开关损耗，缓冲电路平均会使Eon增加70µJ。因此，为了全面估计整体效率，我们需要将Eoff和Eon加在一起，并比较Etotal（图5）。全速切换时，很明显，18A以上缓冲电路效率更高。对于40A/40kHz的40mΩ器件，使用高RG（关断）和带缓冲电路的低RG（关断）的开关损耗差额为11W。
图5、比较缓冲电路与高RG（关断）的开关损耗（Etotal）
因此，我们可以得出结论，缓冲电路比使用高RG(关断)更有效、更高效。
随着进入第四代SiC器件，这种简单的设计解决方案将继续降低总开关损耗，同时优化系统功率效率。
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