【经验】时钟扇出缓冲器8T39204高速LVCMOS驱动器设计参考

时间： 2019-12-31 来源：IDT（Renesas收购）

技术问答

IDT（RENESAS收购）推出的高性能时钟扇出缓冲器，以8T39204为例，输入时钟可以从两个差分输入或一个晶体输入中选择。如果未选择晶振输入，则内部振荡器电路将自动禁用。晶体引脚可以由单端时钟驱动，所选信号分配到四个差分输出，可以配置为LVPECL，LVDS或HSCL输出。此外，还提供了LVCMOS输出。可以将所有输出禁用为高阻抗状态。该器件设计用于高频、低相位噪声时钟和数据信号的信号扇出。输入断开或接地时，输出处于定义的电平。它设计为使用3.3V或2.5V内核电源以及3.3V或2.5V输出工作电源供电。

本文会介绍几个高速LVCMOS驱动器的示例。对于高速LVCMOS驱动器必须遵循高速数字板设计的一般规则，为了确保信号质量和降低电磁干扰（EMI），需要选择适当的端接。

并联端接

实际应用中个可以选择如下Zo = 50ohm传输线环境中LVCMOS驱动器的并联端接如下：

图1 LVCMOS驱动器并联端接

串联端接

串联端接是LVCMOS驱动器的一种流行的匹配方案。图2显示了用于LVCMOS驱动器的简单串联终端，其输出阻抗为7 ohm。

高速LVCMOS驱动器的典型输出阻抗Ro约为7至16 ohm。例如：Ro = 7 ohm，最接近的串联电阻值RS可以计算如下：

RS = Zo-Ro = 43欧姆

建议在在图2接收器输入端使用可选串联电阻R3或可选电容器C1的占位面积，以调整边沿速率或必要时过冲。

图2 LVCMOS驱动器串联端接

为了保证信号完整性，需要采取必要的预防措施，并尽可能遵循高速数字设计规则。在大多数情况下，由于电路板环境的限制，电路板设计无法完全符合高速设计规则。系统环境中始终存在一些未知参数或干扰，信号质量只能通过实验来优化。在板布局的原理图时，如果有可用空间，建议提供选择不同端接方案的选项。如图3该示例提供了各种类型终端的选项。

图3 LVCMOS驱动器串联、并联可选原理图

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End-Of-Life Notice (PLC220001(R1))

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Add Alternate Assembly Location on VFQFPN Packages Product Change Notice (PCN) (PCN220015)

型号- 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产品变更通知及停产信息 - RENESAS - 5/13/2022 PDF 英文下载

【产品】低偏移、1至5组LVCMOS/LVTTL扇出缓冲器8L30205，用于驱动50Ω串/并联传输线

瑞萨电子（Renesas）收购的IDT公司推出的8L30205芯片一款低偏移、1至5组 LVCMOS / LVTTL扇出缓冲器。混合多种电源输出工作模式，可通过差分时钟输入或晶体选择输入时钟，五个LVCMOS / LVTTL输出频率可高达200MHz；采用低阻抗LVCMOS / LVTTL输出设计用于驱动50Ω串联或并联传输线。

新产品发布时间 : 2019-04-28

ICS844246D FemtoClock® Crystal-to-LVDS Frequency Synthesizer w/Integrated Fanout Buffer

型号- ICS844246D,844246DGLFT,844246DGLF

数据手册 - RENESAS - REVISION A - OCTOBER 20, 2011 PDF 英文下载

【产品】用于PCIExpress和QPI时钟的低功耗差分扇出缓冲器ICS9DBL411B

瑞萨电子旗下IDT公司推出一款4路输出低功耗差分扇出缓冲器ICS9DBL411B，每个输出都有自己的OE＃引脚，该芯片的最大值工作频率为150 MHz。它主要应用于PCI-Express Gen 1，PCI-Express Gen 2，PCI-Express Gen 3或QPI扇出缓冲器等领域。

新产品发布时间 : 2019-10-21

【产品】PCIe和sRIO时钟发生器841608，可生成100MHz和125MHz的时钟信号

IDT（Renesas收购）推出的841608是优化的PCIe和sRIO时钟发生器。该器件使用25MHz的并行晶体来生成100MHz和125MHz的时钟信号，取代了需要多个振荡器和扇出缓冲器解决方案的解决方案。该器件具有出色的相位抖动（＜1ps rms），适用于需要精确和低抖动PCIe或sRIO或两个时钟信号的时钟组件。 841608专为电信，网络和工业应用而设计。

新产品发布时间 : 2020-05-18