【选型】采用锁相环频率合成技术时钟芯片Si5342H和i5344H用在数据中心相干模块，时钟抖动90ps

时间： 2018-10-03 来源：世强

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MultiSynth时钟发生器,锁相环频率合成时钟芯片,DSPLL时钟发生器,Si5342H

目前数据中心越来越多，对于产品可靠性越来越高，数据中心其中一个核心部件就是相干光模块，目前100G、200G、400G相干光模块使用也越来越多，相干模块需要的时钟频率高，需要时钟抖动小，可以随意可配，一般时钟芯片无法满足要求，我们找到了SILICON LABS，厂家推荐了其优势产品Si5342H和i5344H。

Si5342H和i5344H时钟芯片采用锁相环频率合成技术，支持最高2.7GHz的时钟信号输出，且最高支持2或者 4路高频率时钟输出。该产品可以单芯片解决多个晶振布局的多晶振时钟问题，提供一站式时钟模块功能需求，即节省了空间，也不会带来分离器件的噪声。此外，Si5342H/44H采用Silicon Labs公司独有的DSPLL技术，jitter可以减少到100fs以内，能够满足相干模块的时钟需求，基于此，我们尝试使用此芯片进行设计，相干模块系统框图如图1所示，SI5344时钟图如图2所示。

图1 相干模块系统框图

图2 SI5344时钟图

采用SI5344的DSPLL技术+MultiSynth技术，输出频率用于发射器和接收器时钟的超高性能抖动衰减PLL，输出频率644.53125M，外部参考时钟由Si532提供。我们对设计好的板卡进行整机测试，以验证时钟的温度性，整机测试结果如图3所示，光眼图测试波形如图4所示。

测试项目	测试方法	测试结论
高温测试	在40度情况下，连续16小时，测试数据收发包是否正常。	通过
低温测试	在-10度情况下，连续16小时，测试数据收发包是否正常。	通过
常温测试	在25度情况下，连续16小时，测试数据收发包是否正常。	通过
光眼图测试	测试光眼图是否在参考模板内。	通过

图3 整机测试结果

图4 光眼图测试波形

数据中心相干模块在选取时钟发生器的时候需要注意：

1. DSPLL技术+MultiSynth的时钟发生器选取的时候，需要注意被供时钟的路数，输出时钟还能根据供应电压（1.5V, 1.8V, 2.5V, 3.3V）和信号格式（LVPECL, LVDS, CMOS, HCSL, SSTL, HSTL），输出时钟的注意抖动参数，本项目时钟抖动90ps，能够满足要求，另外需要考虑时钟是否需要带时钟恢复功能；

2. 在时钟发生器布线时，单端需要严格控制50欧阻抗，差分必须严格控制100欧阻抗；

3. 在时钟发生器布线时，最好芯片下面包铜处理，芯片下不要走其他无关的信号，这样保证比较好EMC性能；

4. 整改芯片需要保证时钟芯片和被接芯片能够电平匹配好，这个尤为重要；

5. Silicon Labs是晶振的全球领导企业，DSPLL技术+MultiSynth的时钟发生器能够满足设计要求。

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喜欢笑的那个她 Lv7. 资深专家 2018-11-14

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Ai少年风华 Lv6. 高级专家 2018-11-07

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超超0821 Lv5. 技术专家 2018-11-07

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qditz Lv9. 科学家 2018-11-06

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风火轮 Lv4. 资深工程师 2018-11-02

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Paulwang Lv8. 研究员 2018-10-30

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桃梅 Lv7. 资深专家 2018-10-29

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用户38678025 Lv3 2018-10-28

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幸福 Lv7. 资深专家 2018-10-28

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