超低抖动时钟发生器在小基站上的应用
随着LTE时代的到来，数据带宽的增长，在高频率高带宽的4G时代,小基站将因其可以提高整体系统容量的本质,成为4G(第四代移动通信)时代的重要网络组成部分，预计今后，小基站数目将超过宏基站的数目，成为4G时代的主角。市场规模及潜力巨大！
图1：小基站核心框架
如上图，在小基站的核心框架中，时钟模块是重要的组成部分。在小基站的应用中，需要有4路时钟，分别实现如下功能：
• 给SOC芯片（TCI6630）MCU部分提供系统时钟源；
• 给SOC芯片（TCI6630）基带部分提供时钟；
• 给模拟器件（AFE7500）提供转化时钟源；
• 给WIFI部分提供。
SILICON LABS拥有全面的时钟解决方案。主要有：振荡器、时钟发生器、时钟分配器、时钟抖动衰减器，等等。其中，Si5380是一款基于整数 (M/N) 的高性能时钟发生器，能够在设备的 12 种输出端中的任一端口与高达 10 个独特的整数倍频率合成。 输出时钟能够在自由运行模式下生成，或者合成至四个外部输入端中的任一端口。适用于要求最高级别集成度和相位噪声性能的小型基站应用。
Si5380 是一款高性能时钟产生器，能够在设备的 12 种输出端中的任一端口与高达 10 个独特的整数倍频率合成。 输出时钟能够在自由运行模式下生成，或者合成至四个外部输入端中的任一端口。
Silicon Labs 的第四代 DSPLL 技术可实现时钟生成，这种技术将频率合成与抖动衰减完美地融入至一个高度集成的数字解决方案中，无需配置外部 VCXO 和环路滤波器元件。低成本的固定频率晶体能够在自由运行和保持模式下提供频率稳定性。 这种全数字解决方案提供出色的性能，具有极强的抗外部电路板干扰（比如电源噪声）的能力。另一方面，Si5380 设备可通过 I²C或 SPI 串行接口进行完全配置，采用在线可编程技术，具有非易失性存储器。
图2： SI5380的结构框图
SI5380有如下特性：
• 借助于数字频率合成，无需配置外部 VCXO 和模拟环路滤波器元件；
• 支持 JESD204B 时钟： DCLK 和 SYSREF；
• 输入频率范围：
-- 差分： 10 MHz – 750 MHz
-- LVCMOS： 10 MHz – 250 MHz
• 输出频率范围：
-- 差分：高达 1.47456 GHz
-- LVCMOS：高达 250 MHz
• 出色的抖动性能：
-- 70 fs 典型值 (12 kHz – 20 MHz)
• 相位本底噪声： –159 dBc/Hz
• 杂散性能： –103 dBc 最大值（相对于 122.88 MHz 载波）
• 可配置的输出：
-- 信号摆动： 200 至 3200 mVpp
-- 与 LVDS 和 LVPECL 兼容
-- 3.3、2.5 或 1.8 V LVCMOS
• 输出至输出偏移： 20 ps（典型值，与 N 进制分频器相同）
• 可调节的输出至输出延迟： 68 ps/阶进，±128 阶进
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tn619 Lv8. 研究员 2018-02-02不错 -
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天南星 Lv7. 资深专家 2017-12-17学习 -
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NASA911 Lv8. 研究员 2017-10-08不错，好东西
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