【经验】如何设置抖动衰减器Si5344以跟踪频偏变化的输入信号？

时间： 2020-05-07 来源：世强

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抖动衰减器 Si5344是SILICON LABS推出的基于第四代DSPLL专利技术的高性能4输入4输出的时钟芯片，目前已经广泛用于各种数据通信产品中，包括OTN线卡、IP_RAN、PTN、承载网等设备中，不仅可以作为去抖时钟芯片也可以作为普通的时钟发生器，功能非常强大，其输出电平格式支持LVPECL、LVDS、LVCMOS、HCSL、CML等多种电平，支持零延迟，能够方便通过GUI软件界面选择配置并导出频率计划相关的寄存器或者C文件，设计方便简洁。Si5344工作在去抖模式时，需要对输入时钟信号的跟踪锁定，这时内部的DSPLL承担起频率合成和消抖的功能。

是否对于任何输入的时钟信号都可以锁定？实际上对于在其额定频率范围内的时钟信号，在满足电气特性的条件前提下，锁定一般都没有问题，但是实际在工程中应用时，会因为特殊的应用而碰到各种输入时钟信号需要Si5344对其锁定跟踪。对于这种特殊时钟输入信号，需要提供Clockuilder Pro软件来进行调整，以免锁相环失锁。

日前有用户反馈输入的时钟信号是一个周期性的频偏变化信号出现失锁，这个输入时钟的输入频偏每隔几毫秒在±几个ppm到零频偏之间周期性变化。Si5344的输入信号频偏容忍度可以达到几十甚至上百 ppm，一般在这个频偏范围内输入时钟变化，Si 344的DSPLL都能正常跟踪，但是这个是在输入信号相对变化缓慢或者与设定的输入值固定频偏的情况下可以正常跟踪，对于这种相对于设定的输入信号周期性的变化频偏输入信号，DSPLL在跟踪时可能会出现失锁，这很正常，因为Clockuilder Pro软件配置的频率计划是根据固定频点输入来配置的，对于突然的频偏变化，DSPLL会根据频偏大小重新跟踪锁定。如果再次跟踪锁定没有完成时，输入频偏再次跳变，那么跟踪锁定可能永远无法完成，这时会导致失锁LOL。

对于这种情况，那么该如何通过Clockuilder Pro配置进行避免失锁呢？通常需要对下述三个选项进行详细配置。

1) 首先是环路带宽设置。对于这种情况，环路带宽不能设置太窄，环路带宽与锁定时间是成反比的，因此在满足抖动需求的情况下应该根据需要适当加大环路带宽。

2) 其次是OOF设置。OOF设置一般不能超过输入变化的频偏值，避免因为OOF告警导致失锁。

3) 再就是LOL设置。这个步骤设置也是最重要的（如下图1），这里不能简单选择“Set for me”选项，这个是默认选项，是针对固定频点软件Clockuilder Pro做的最优化默认设置，但是对于动态的输入频率（频偏变化），当配置无效时，这里需要手动调整。其次重点设置“Clear Threshold”，这个选项是重新锁定时的解除失锁判决门限。对于输入只有几个ppm输入变化的情况，可以将这个“Clear Threshold”设置不超过输入频偏的门限，进一步避免失锁出现。

图1 LOL设置

注意，上述三个配置选项可能需要重复调整并Debug验证。

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ACE Lv8. 研究员 2020-05-08

学习了

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8/12 - SILICON LABS - 数据手册 - Rev. 1.0 代理服务技术支持采购服务查看更多版本

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描述- Si5369是一款高精度时钟倍频器，适用于需要亚皮秒均方根抖动性能的应用。它接受2 kHz至710 MHz范围内的四个时钟输入，并生成五个时钟输出，频率范围从2 kHz到945 MHz，并可选择高达1.4 GHz的频率。该设备基于硅实验室第三代DSPLL技术，提供高度集成的PLL解决方案，无需外部VCXO和环路滤波器组件。

型号- SI5369A-C-GQ,SI5369,SI5369D-C-GQ,SI5369C-C-GQ,SI5369B-C-GQ

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一文快速告诉你任意频率时钟抖动衰减器Si539x与Si534x的性能对比

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2019-03-14 - 新技术代理服务技术支持采购服务

Si5366精密时钟乘法器/抖动衰减器

描述- Si5366是一款用于高速通信系统的精密时钟倍频器，适用于SONET OC-48/OC-192、以太网和光纤通道。该器件接受8 kHz至707 MHz范围内的四个时钟输入，并生成五个频率乘法时钟输出，范围从8 kHz到1050 MHz。Si5366基于Silicon Laboratories的第三代DSPLL技术，提供任意频率的综合和抖动衰减功能。

型号- SI5366,SI5366-C-GQ

8/12 - SILICON LABS - 数据手册 - Rev. 1.0 代理服务技术支持采购服务查看更多版本

【经验】高性能抖动衰减器时钟芯片Si5326的频率配置问题解析及替代方案推荐

Si5326是Silicon Labs推出的基于第三代DSPLL专利技术的高性能抖动衰减器时钟芯片，最近有工程师在做设计时要求Si5326输入为25MHz时钟，2路输出分别是25.8MHz和27.5MHz的3.3V时钟信号，使用DSPLLsim配置时，发现无论该2路时钟位置如何调换，无论如何调整分频比，输出频点都不能同时实现整个两个频点的输出。本文就将解答这一问题并给出替代方案。

2020-03-10 - 设计经验代理服务技术支持采购服务

在Silicon Labs抖动衰减器SI5347A-D的DEMO板输入端输入占空比为0.04%的8 kHz极窄脉冲，DEMO板上报有LOS和OOF告警，不能稳定锁定，请问这可能是什么原因？

SI5347A-D支持频率低于1 MHz且占空比少于50%的时钟输入，并能锁定输出。如果不能锁定，可以分析以下原因：;1). SI5347A-D的ClockBuilder Pro软件GUI界面中没有选择pulse mode。;2). DEMO板的默认输入电路以高频差分信号为参考进行设计，在输入端增加了多个电容用于隔离直流，但是对于窄脉冲输入信号，应该按照数据手册要求换掉电容，并增加电阻分压电路。

2018-02-07 - 技术问答

Si5319任意频率精密时钟乘法器/抖动衰减器

描述- Si5319是一款高精度时钟倍频器/抖动衰减器，适用于需要亚皮秒级抖动性能的应用。它接受2 kHz至710 MHz的输入频率，并生成2 kHz至945 MHz的输出频率，并可选择高达1.4 GHz的特定频率。该设备支持ITU G.709和自定义OTN前向纠错（FEC）比率，具有低至0.3 ps rms的极低抖动输出。

型号- SI5319C-C-GM,SI5319A-C-GM,SI5319B-C-GM,SI5319