【产品】核心互联国内首推支持PCIE 5.0的时钟发生器，PCIe Gen 5 Jitter＜15fs
核芯互联发布国内首颗支持PCIE 5.0的时钟发生器CLG52147系列芯片，PCIe Gen 5 Jitter<15fs。业界领先的时钟IC供应商核芯互联发布了满足新一代PCI Express®（PCIe®）5.0规范的时钟发生器芯片CLG52147，配合之前发布的时钟Buffer CLB53156系列，可以为用户提供完整PCIE时钟解决方案组合。
核芯互联的CLG52147系列和CLB53156系列可以提供同类型产品领先的抖动性能，具有显著的设计余量，具有出色的频率灵活性和可配置的交流电参数对信号完整性进行优化，可以工作在全工业温度范围内，满足PCI Express (PCIe) Gen 1/2/3/4/5的时钟抖动要求，支持SSC（展频），使用推拉式HCSL输出端能够确保最低的功耗，同时接受电路板空间和外部终端电阻，从而提高BOM整合。
基础概念
· Jitter，时钟抖动，是对于同一时钟而言的， 是时钟源引起的，用来描述被测时钟与理想时钟在时域的偏差（单位为 ps RMS，皮秒均方根）。时钟抖动越小越好。
· Skew，时钟偏斜，是对于多个时钟线而言的，是时钟树不平衡引起的。时钟偏斜越小越好。
· 频率稳定性，用来描述被测时钟频率与理想时钟频率的偏差（单位ppm，百万分之一）。频率越稳定（ppm越小）越好。
PCIe Serdes在时钟驱动下收发串行数据流。Serdes所用时钟由PHY内的PLL生成，PLL的参考时钟由外部提供或从接收数据流中恢复出来。
PCIe协议指定标准的参考时钟为HCSL电平的100MHz时钟，Gen1~Gen4下要求收发端参考时钟精度在±300ppm以内，Gen5要求频率稳定性±100ppm。一颗性能优秀的参考时钟是整个PCIe系统成功的基础。
CLG52147核心指标
CLG52147是一颗高性能的PCIe参考时钟发生器，使用25MHz晶振或时钟输入，采用3.3V供电，符合PCIe Gen1/2/3/4/5规范，支持SRNS和Common Clock架构，支持SSC以降低EMI。CLG52147具有业界领先的抖动指标，PCIe Gen 5 Jitter<15fs。CLG52147有9个独立的控制引脚用来开启或关断输出以降低功耗。
CLG52147采用QFN48封装，可以输出9路时钟。
CL52147已经开放样品申请，有需要请联系世强平台。
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本文由犀牛先生转载自核芯互联，原文标题为:国内首颗支持PCIE 5.0的时钟发生器，本站所有转载文章系出于传递更多信息之目的，且明确注明来源，不希望被转载的媒体或个人可与我们联系，我们将立即进行删除处理。
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