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时间： 2016-08-02 来源：技术大神活动文章

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在常见系统中CPU需要通过外接DDR3颗粒，为各项调度进程提供运行空间。DDR3颗粒的电路设计是较为常见的。众多厂家也都提供各种类型的DDR3颗粒供给工程师选择。笔者近期选择ALLIANCE公司的DDR3颗粒AS4C256M16D3-12BCN用于LTE小基站的产品设计的原因有以下几点：
1）作为商业级DDR3颗粒，工作温度范围可达到0-95摄氏度；
2）在0-85℃工作环境下，平均自刷新周期为7.8us；在85℃到95℃工作环境下，平均自刷新周期仅为3.9us；
3）最高可支持800MHz时钟速率，即数据运行速率可达1.6Gbps。

AS4C256M16D3-12BCN芯片的数据位宽为16bit，为了配合本次案例中CPU的DDR控制器32bit数据位宽，需要将2片AS4C256M16D3-12BCN进行级联使用。

具体接线方案如下图：

使用过DDR3颗粒的硬件工程师都了解，DDR3颗粒的原理图设计较为简单，DDR3颗粒能否正常工作与DDR3颗粒的PCB布线有很大关系。事实上，不少实际案例都是因为DDR3颗粒布局布线的不合理导致DDR3颗粒读写失败，或者出现较多的误码。

本次笔者想给大家分享下DDR3颗粒PCB设计的要点，供大家在后期PCB设计过程中参考。

该设计利用DDR3 SDRAM IBIS模型仿真来确定布线长度确保达到器件的时序裕量，布板时需严格保证布线长度及误差。进行仿真时需要考虑的问题：PCB叠层，阻抗，互连拓扑，延时匹配，串扰，电源完整性和时序。

所有的单端信号走线的阻抗匹配电阻为50 Ω；所有的差分信号终端阻抗电阻为100 Ω。

一、 DDR电源设计要点：
1） VTT要求走线具备通过3-3.5 A电流的能力, 走线宽度大于250mil, VTT Island布在Top-Layer ，靠近离DDR3控制器最远的SDRAM进行布放,且RT尽量靠近VTT布置；VTT 孤岛去耦，至少需要一个低ESL电容或者2个标准去耦电容, 2个4.7uF电容，2个100~220uF大电容去耦。

图1. VTT电源及终端电阻布局参考

2）VREF和VTT应来源于同一个电源，本板采用TPS51200可以满足DDR3模块对电源和电流的需求，但VREF noise必须符合JEDEC标准，为此PCB设计时要求将VTT和VREF ISLAND布在不同的层。
3）VREF为减小邻层干扰，推荐将其布在顶层，走线宽度最小设置为25mil，采用包地方式对其屏蔽，和同层其他信号走线间距最小2cm (800mil)，且电压源和Vref之间的走线尽量短而宽。
4）VREF Pin引脚均需加上0.1uF去耦电容，且尽量靠近器件的引脚布放，同时（VREF和VDDQ）以及（VREF和VSSQ）之间各布放一0.1uF电容。
5）VREF布局参考如图2所示。

图2. VREF Trace Path参考图

6）将VREF 的去耦电容靠近VREF 管脚摆放。VTT 的去耦电容摆放在最远的一个SDRAM 外端。VDD 的去耦电容需要靠近器件摆放。电容值小的去耦电容需要更靠近器件摆放。所有的去耦电容的管脚都需要扇出后走线，这样可以减少阻抗。

二、DDR信号线设计要点：
把DDR相关信号进行分组
a）Data Group: DQS+(3:0) , DQS-(3:0) , DM(3:0) , DQ(31:0)
b）Address/Command Group : BA(2:0) , A(14:0) , RAS , CAS , WE
c）Control Group: CS , CKE , ODT
d）Clock Group: CK+ , CK-;

4组信号线的布线先后顺序如下：
a）Data Group , Address/Command Group
b）Control Group;
c）Clock Group;
d）Power

首先介绍一下最优的布线模式。DDR3 SDRAM的地址，控制信号要求采用Fly By的模式布线，在距离DDR3控制器最远的SDRAM通过终端电阻RT上拉到VTT平面进行终端匹配，布线参考示意图图如下（参照JEDEC 标准）：

DDR3的时钟号CK+、CK-也要求采用Fly By的模式布线，在距离DDR3控制器最远的SDRAM通过终端电阻RT串联到CT电容中，最后将CT末端引入VDD平面进行终端匹配。另，RTT =36Ω； CTT=0.1uF。

传输线分段尺寸参考：

三、总体要求归纳如下：
1）在所有DDR3信号线上不允许存在分叉和孔洞；
2）检查不同容量器件的管脚复用和兼容的情况；
3）正确处理没有用到的引脚；
4）所布线与邻近参考平面边缘的最小距离为50mil；
5）对于数据通道，布线时先布最外围的线，它是最长的线，决定了内围线的长度；
6）为利于各数据通道扇出；可以将相邻的数据通道布放在不同的关键信号层；
7）Clock Group：Differential Pair Routing 线宽: 6 mil ~10mil；差分对等长误差控制在±4mil以内；差分时钟对差分阻抗100Ω；与其他线间的间距>25mil；要求在同一信号层走线，有完整的地参考平面；如需换层则同一对的两根信号线同时换层；在传输线布线末端进行终端匹配；
8）EMI抑制，将信号回流环路的面积最小化；
9）VDD、VDDQ、VSSand VSSQ必须走平面。对于需要与这些平面通过打过孔的方式的（如终端匹配电阻和去耦电容），要求过孔到平面的间距小于8mil；
10）延时匹配注意事项:

在做到延时的匹配时，往往会在布线时采用trombone 方式走线。另外，在布线时难免会有切换板层的时候，此时就会添加一些过孔。将所有的弯曲走线和带过孔走线拉直变为等长度理想走线时，此时它们的延时是不等的，如下图所示。

在中心线长度对等的情况下，trombone 走线的延时比直走线的实际延时要小，而对于带有过孔的走线，增大延时需在 EDA 工具里进行精确的延时匹配计算，然后控制走线的长度就可以了。

作者：9477

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全部评论（14）

康波周期 Lv7. 资深专家 2019-05-30

数据传输速率可达2MBd的高压隔离光耦
花信风11 Lv3. 高级工程师 2018-05-09

学习下DDR3的走线，平时一般只顾原理图了
Wayne Lv7. 资深专家 2017-12-04

好文章，刚好要用，果断收藏。
海绵宝宝 Lv7. 资深专家 2016-10-17

今天又来签个到，会不会有蓝牙音响呢？
海绵宝宝 Lv7. 资深专家 2016-10-10

每天来逛逛，看看能不能坚持下来。

海绵宝宝 Lv7. 资深专家 2016-10-09

DDR3的应用范围只会越来越广，先收藏着。
serena Lv7. 资深专家 2016-08-11

文章太高端，真是曲高和寡呀！
用户42239023 Lv3. 高级工程师 2016-08-03

工作之余，学习下其他研究方向的相关技术，顿时有种触类旁通的感觉，好像下午遇到的问题有点眉目了！谢谢世强，推送了这么好的文章！
海绵宝宝 Lv7. 资深专家 2016-08-03

值得收藏的实用文章，顶起来。
坏机器人 Lv3. 高级工程师 2016-08-02

Get，最近刚好看到这方面知识

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产品型号	品类	Product Family	DENSITY	ORGANISATION	VCC(V)	TEMPERATURE RANGE(°C)	PACKAGE	MSL LEVEL
AS7C164A-15JCN	存储器	FAST-Asynch	64K Fast	8K x 8	5V	Commercial (0 ~ 70°C)	28pin SOJ(300mil)	3

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