灿芯半导体Zero-Latency(零延迟)和True-Adaptive(真自适应)两项创新技术用于DDR物理层
中国上海,2022年7月7日,一站式定制芯片及IP供应商——灿芯半导体日前宣布推出用于高速DDR物理层中的Zero-Latency(零延迟)和True-Adaptive(真自适应)两项技术。这两项技术已经开始在12/14 FinFET, 22/28nm的DDR4/LPDDR4,4x高性能物理层IP上进行部署,将为客户带来更高效、更稳定的全新体验。
Zero-Latency(零延迟)技术在读数据通路上,采用了两种可选的、独特的采样方式进行数据转换,而不像其他DDR物理层供货商采用FIFO进行跨时钟域转换,此技术将延迟降低到最小,节省了硅面积。
True-Adaptive (真自适应)技术始终对芯片内的电压温度、芯片与颗粒之间的往返延迟的变化以及读数据/读数据选通信号的延迟偏差进行跟踪,选择适当的时机进行补偿。采用这个技术后,用户只需上电后进行一次训练,之后即让物理层自行跟踪补偿,可完全避免重新训练带来的带宽损失。
灿芯半导体工程副总裁刘亚东表示:“灿芯半导体深耕DDR物理层技术多年,一直致力于创新架构革新,采用基于这些技术的物理层IP的客户正不断增加,未来灿芯半导体也将致力于更好地满足客户需求,为客户带来更高的价值。”
- |
- +1 赞 0
- 收藏
- 评论 0
本文由犀牛先生转载自灿芯半导体,原文标题为:灿芯半导体推出两项创新技术用于DDR物理层,本站所有转载文章系出于传递更多信息之目的,且明确注明来源,不希望被转载的媒体或个人可与我们联系,我们将立即进行删除处理。
相关推荐
【技术】YouPHY-DDR技术方案集高速率与低功耗性能于一体,支持667Mbps到4800Mbps的数据传输速率
灿芯半导体提供的YouPHY-DDR技术是一个完整的子系统,它不仅包括DDR控制器(controller),物理层(PHY)和接口单元(I/O),而且包括特别开发的调试和测试软件。该方案可支持LPDDR2、 DDR3、LPDDR3、DDR4、LPDDR4和DDR5等应用,支持从667Mbps 到4800Mbps的数据传输速率。
Brite Semiconductor Introduces Zero-Latency and True-Adaptive technologies for High-speed DDR PHY
Brite Semiconductor announced the launch of Zero-Latency and True-Adaptive technologies for high-speed DDR PHYs. These technologies have already begun to be deployed on 22/28nm DDR4/LPDDR4, 4x high-performance PHY IPs, which bring customers a whole new experience with higher efficiency and stability.
安全芯片设计/流片/封装
提供从安全芯片架构设计到芯片成品的整体解决方案,包括厂家的选择、工艺节点的应用、IP的提供、后端设计、封装和测试方案与逻辑等方面,工艺节点主要包含180nm/130nm/110nm/90nm/65nm/55nm/40nm/28nm/14nm/等节点。
服务提供商 - 灿芯半导体 进入
灿芯半导体运用Cadence®数字设计实现和Signoff工具,提升了4个SoC设计项目的质量并缩短了上市时间
灿芯半导体(Brite Semiconductor Corporation)运用Cadence® 数字设计实现和signoff工具,完成了4个28nm系统级芯片(SoC)的设计,相比于先前的设计工具,使其产品上市时间缩短了3周。通过使用Cadence设计工具,灿芯半导体的设计项目实现了提升20%的性能和节省10%的功耗。
灿芯半导体上线芯片设计/流片/封装服务
灿芯半导体的芯片设计、流片、封装服务已于8月上线平台,并支持IP采购和定制化服务。用户可以在平台定制14nm先进工艺的芯片、提交流片生产与对应的封测服务需求、采购灿芯自主开发的IP,包含YouPHY/YouRF/YouSiP/YouAnalog/YouIO/YouSecure/YouCrypto等七大系列,及其第三方合作伙伴的IP,有特殊需求的IP也可以进行定制。
灿芯半导体推出由USB控制器和PHY构成的USB IP完整解决方案,助力系统制造商设计高质量的ASIC/SoC产品
2022年9月9日,一站式定制芯片及IP供应商——灿芯半导体日前宣布推出可用于ASIC/SoC的USB IP完整解决方案。该解决方案由一系列USB控制器和PHY构成,可以助力系统制造商、个人电脑原始设备制造商和IC公司等设计高质量的ASIC/SoC产品。
面向低功耗智能互联设备,灿芯半导体推出音频/语音DSP参考设计平台
该音频/语音DSP参考设计平台基于CEVA-TeakLite-4 DSP核开发,融合了多种传感器技术、信号处理技术和无线互联技术,旨在为手持移动设备、可穿戴设备和智能家居单芯片(SoC)设计提供原型参考,降低设计风险,加快上市时间。
【产品】灿芯半导体新推出xSPI/Hyperbus™/Xcella™控制器和PHY整体解决方案
日前,灿芯半导体日前宣布推出xSPI/Hyperbus™/Xcella™存储器(闪存、PSRAM、MRAM 等)的控制器和PHY解决方案,适用于客制化SoC;采用自动流量控制和反馈采样技术等创新技术来达到小面积和高速率。
灿芯半导体发布通用高性能小数分频锁相环IP及相关解决方案,支持24bits高精度小数分频
灿芯半导体(上海)股份有限公司宣布成功研发出一款通用高性能小数分频锁相环(fractional-N PLL)IP,支持24bits高精度小数分频,最高输出频率4.5Ghz,另外还支持扩频时钟(SSC)功能,可以为客户提供多功能的小数分频 PLL解决方案。
灿芯半导体ONFI 4.2 IO及物理层IP采用全数字设计,并通过流片验证测试
定制芯片设计、生产及IP授权的高新技术企业——灿芯半导体ONFI 4.2 IO及物理层IP,该IO支持SDR/NV-DDR/NV-DDR2 1.8V, NV-DDR3 1.2V, 该物理层IP采用全数字设计,具有低功耗、面积小等特点。ONFI IP已通过流片验证,将助力客户快速实现量产。
灿芯半导体多速率Serdes IP方案,具有优异性能、面积和功耗
灿芯半导体为客户提供1.25-12.5Gbps多速率SERDES IP方案。该方案平滑地集成了多SERDES通路,具有同级产品中最优的性能、面积和功耗。可编译的PHY可以支持众多主流接口。
【产品】300mA输出线性稳压器OCP1303/OCP2820 ,IQ典型耗电38uA,工作电压2.2V-5.5V
灿瑞科技推出的 0CP1303 | 0CP2820 300mA输出线性稳压器,具有简单外围,仅3个陶瓷滤波电容;宽幅工作电压,工作电压: 2.2V-5.5V;静态低功耗,1Q典型耗电38uA;高输出电流,提供高达300mA输出电流。
灿芯半导体与成都纳能、芯启源合作推出完整的USB 3.0 IP解决方案
一站式定制芯片及IP供应商灿芯半导体(上海)有限公司(以下简称“灿芯半导体”)与成都纳能、芯启源电子科技有限公司(以下简称“芯启源”)共同合作,集成USB3.0物理层设计(PHY)与控制器 (Controller)并应用于40nm和55nm的工艺技术,推出完整的USB 3.0 IP解决方案。
灿芯半导体一站式定制芯片解决方案,快速满足客户的差异化需求
灿芯半导体(灿芯股份,688691)作为领先的一站式定制芯片及IP供应商应邀参展,现场展示了公司ASIC定制芯片解决方案及其成功案例。利用自身丰富的定制芯片设计经验与现有系统级芯片设计平台方案相结合的优势,针对客户产品具体应用需求,进行IP及系统方案定制,可快速满足客户的需求。
登录 | 立即注册
提交评论