【技术】25Gbps及以上高速信号背板无源信道表征的测量与3D EM仿真之间的相关性

时间： 2018-11-22 来源：keysight

2018年3月20日在北京召开的电子设计创新大会为设计工程师和系统集成商提供关于通信、计算机、RFID、无线、导航、航空航天及相关市场最新射频/微波和高速数字系统技术的研讨论坛，重点关注高频/高速电子设计中所涉及到的从元器件表征到系统集成等关键问题。

在EDI会议的报告会中是德科技应用工程师交流了25Gbps及以上高速信号背板无源信道表征的测量与3D EM仿真之间的相关性。当前的数据通信系统和计算机系统都依赖于高速串行数据传输，随着25Gbps及以上串行链路应用的普及，背板互连设计越来越普遍，然而通过背板传输25Gbps高速信号会表现出严重的信号完整性问题。选择合适的设计工具和仿真方法来分析传输通道中复杂信号的完整性现象至关重要，例如反射损耗、插入损耗、串扰和阻抗失配等。为了模拟位于24层高速背板上第11层的带状线差分对引起的信号质量下降问题，由于信号频率最高可达50GHz，需要将插入损耗的模拟结果与表征测量值相关联。

为了实现上述测量目标遇到了三方面的的技术挑战：1)探索一种实用的方法和仿真工具，快速准确地获得与测量结果良好匹配的模拟结果；2)如何确保高达50GHz的PCB信号完整性表征和模型提取的准确性；3)如何尽快获得准确的仿真结果。传统的电磁(EM)求解器Momentum和有限元分析(FEM)已经不适合这种高达50GHz的24层PCB板的模拟仿真了。如下图1所示，FEM仿真失败，计算数据已经超过了存储器的最大范围，针对非信号跟踪平面的插槽和接地过孔的集总模型计算量过大。

图1 有限元仿真(FEM)仿真失败和Momentum电磁求解仿真失败

为了实现高速信号过层板信号完整性的表征测量和电磁仿真的关联性，首先须采用合适的PCB布局和层叠解决方案，确保正确的仿真输入设置。如图2所示，电路板的绘制与布局和背钻的层叠设置可以有效减轻互连链路的插损，还有控制连线材料的阻抗分析和材料的定义，如图3所示。通常多层板高速连接器受到绝缘介质材料、插针引线、管脚以及电气结构等的影响，信号传输时信号不同程度出现衰减，尤其高达50GHz量级信号频率时，连接器的插针引线不能看作是理想的传输线（仅考虑对信号产生延迟），而是包含趋肤效应和介质损耗的有损传输线。

图2 采用合适的PCB布局和层叠解决方案示意图

图3 控制连线材料的阻抗分析和材料的定义

SIPro Power Aware SI分析测试详情如下图4所示。精确提取多层板封装和PCB的信号布线和电源分布系统的网络参数，在模块化的系统级仿真环境中加载模型进行时域波形仿真，可以同时考虑信号完整性和电源完整性，同时仿真分析反射、串扰、码间干扰和同步开关噪声的影响。根据 JEDEC规范对仿真自动进行测量分析并生成波形质量/时序裕量报告,为高速信号的仿真提供卓越的准确性和操作的方便性。

图4 SIPro Power Aware SI分析测试

下一步检查SIPro中的S参数和时域反射技术(TDR)，以便测量传输线特性阻抗特性，TDR通过向传输路径中发送一个脉冲或者阶跃信号，当传输路径中发生阻抗变化时, 部分能量会被反射, 剩余的能量会继续传输。只需知道发射波的幅度及测量反射波的幅度，就可以计算阻抗的变化，测量由发射到反射波再到达发射点的时间差就可以计算阻抗变化的相位。如图5所示，测量的频率vs信号量级波形图和时间vs阻抗的变化图。

图5 测量频率vs信号量级波形图、时间vs阻抗的变化图

微带线长5英寸，仿真时间达到2小时52分钟，存储器使用1.529GB，仿真平台为Linux操作系统CentOS 5.10, 处理器为E5-2650 v2，16核带有126GB的随机存储器，模拟仿真工具采用是德科技的ADS2016.01 X64位软件。图7波形图显示了插入损耗(IL)和回波损耗(RL)仿真和测量的结果比较。

图6 仿真完的计算机资源消耗数据结果

图7 插入损耗(IL)和回波损耗(RL)仿真和测量的结果比较

通过交流总结，我们可以认识到对于24层25Gbps背板，由于网格尺寸较大，传统的3D EM解算器已经不再适合进行EM仿真，计算的耗时长效率低，并且消耗计算机硬件资源更多。SIPro是高达50GHz信号频率应用的最佳选择，不仅模拟速度快，而且与测量相比具有高精度等优势，同时还能减少计算机硬件资源的消耗。是德科技可以提供可靠的一站式解决方案，从硬件测量、建模软件到咨询服务。

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