【应用】是德科技为PCIe 5.0发送器和接收器的物理层属性验证提供测试解决方案
PCI Express 5.0代表了使用非归零(NRZ)信令的最新PCI标准;将PCIe 4.0的速度从16 GT/s提高到32 GT/s。PCIe 5.0标准正在快速发展,因为PCISIG(PCI特殊利益集团)-控制PCI Express标准的标准机构-已责成该小组在2019年年底之前完成PCIe 5.0规则。
最初,并行PCI总线的目的是扩展标准个人计算机的功能,并允许增加网卡、图形卡和其他外围接口。PCI Express代表了一种高速、差分、串行的I/O技术,它与旧的PCI总线有着重要的渊源。在所有情况下,PCI和PCI Express标准的意图是以低成本的材料制造高容量的PC板和连接器。PCI Express标准以2.5GT/s、5GT/s和8GT/s的速度成功地实现了这一目标。但PCI Express 4.0的16GT/s,最新的速度提高到标准,已被证明是更难采用的PC行业。此外,主板和PC通道典型的大多数计算机将受到重大挑战。
PCI Express 5.0
然而,对更高速度的需求促使标准主体定义下一代PCI Express。PCIe 5.0的目标是在尽可能短的时间内提高标准的速度。因此,PCIe 5.0的目的是简单地提高到PCIe 4.0标准的速度,而没有任何其他重要的新功能。
例如,PCIe 5.0不支持PAM 4信号,只包括使PCIe标准能够在尽可能短的时间内支持32 GT/s所需的新功能。
下一代的挑战
准备一个产品来支持PCI Express 5.0的重大挑战将与信道长度有关。信号令速率越快,通过PC板传输的信号的载波频率就越高。
两种类型的物理损伤限制了工程师传播PCIe信号的程度:
1.通道的衰减
2.由于引脚,连接器,过孔和其他结构中的阻抗不连续而在通道内发生的反射。
PCIe 5.0规范使用在16 GHz时具有-36dB衰减的信道。频率16 GHz代表32 GT/ s数字信号的奈奎斯特频率。例如,当PCIe5.0信号开始时,它可能具有800 mV的典型峰峰值电压。但是,在通过建议的-36dB通道后,任何与睁眼的相似之处都会丢失。只有通过应用基于发射机的均衡(去加重)和接收机均衡(CTLE和DFE的组合),PCIe5.0信号才能通过系统信道并由接收机精确解释。
PCIe 5.0信号的眼高的最小期望值是10mV(后均衡)。即使使用接近完美的低抖动发射器,通道的显着衰减也会将信号幅度降低到由反射和串扰引起的任何其他类型的信号损伤以闭合可恢复眼睛的程度。
如何应对挑战
为帮助确保支持PCI Express 5.0的产品取得成功,是德科技积极致力于为PCIe 5.0发送器和接收器的物理层属性验证提供测试解决方案。帮助测试PCIe5.0设备的工具现在已经可用,并用于PCIe5.0标准的开发。
例如,要测试PCIe 5.0发送器,您应该考虑使用最小带宽为32 GHz的实时示波器。如果验证新的硅片,您希望尽可能靠近器件的输出引脚测量集成电路的发送器输出。需要将由于封装球之间的任何分支通道引起的损耗去除嵌入到用于将测试夹具连接到示波器的连接器上。
PCIe 5.0的32GT/s传输测试参数与16GT/s和8GT/s的低速测试参数相同。具有高信号完整性的高带宽示波器(63GHz或更高)是这些测试和PCIe开发的理想工具。
PCIe5.0接收机测试中最具挑战性的一个方面是应力抖动测量。误码率测试仪(BERT)可用于测试您的接收器。在该测试中,使用校准的损伤和物理ISI迹线仔细构造最坏情况的PCIe5.0眼,以实现10mV的目标眼高(后均衡)。目标DUT处于环回状态时,目标是将受应力的眼睛呈现给接收器输入,然后在信号循环回BERT的错误检测器时计算错误。
它是测试信号的校准,这是接收机测试中最具挑战性的方面。标准本身尚未完成,因此PCIe 5.0特有的原型软件和测试方法也在不断发展。
结论
计划于2019年底完成,PCI Express 5.0代表最新的PCIe标准,使用非归零(NRZ)信令将数据速率从16GT/s的PCIe 4.0速度提高到32GT/s。PCIe 4.0中固有的挑战包括PC行业的广泛测试和实施,随着速度加倍,PCIe5.0也会增加。但是,KEYSIGHT已经在开发测试解决方案,以帮助克服挑战。Keysight Z系列示波器和M8040A JBERT代表了当今许多寻求实现PCIe 5.0性能的先驱技术公司的首选选择,同时还提供了高质量、稳定和交互的设计。
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描述
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宽带(MHz、GHz、GBd)
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最大存储器深度(kpts、Mpts、Gpts)
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最大采样率(GSa/s、KHz)
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操作系统
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类型
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DSAZ504A
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示波器
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Infiniium 示波器:50 GHz
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50 GHz
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2 Gpts
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