【技术大神】论时钟电路设计中时钟芯片的重要性

时间： 2016-09-22 来源：技术大神活动文章

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时钟电路是系统必不可少的部分，如果设计不好将直接影响系统的工作。在时钟选型和设计中除了要特别注意时钟的参数、性能、可靠性，同时还需要注意时钟的原理设计、EMI设计以及PCB走线，只有这样才能设计出一款好的产品。

笔者采用SOC方案设计了一款视频监控产品，方案中需要用到很多的时钟，如PCIE的100MHz，千兆以太网的125MHz等等。一般来说一个PCIE接口至少需要两个100MHz的差分时钟。由于这款带SOC的CPU要求体积小，所以对CPU上的芯片要求都比较小，时钟便是这些芯片里面比较重要的器件之一。

SILICON LABS的双路PCIE时钟Si52112，体积非常小，仅3X3mm，支持25M的晶振输入或者CLK输入，并且Si52112同封装的不同后缀可支持PCIE gen1,2,3，这使设计非常的方便。而且Si52112的稳定性能达工业级，可满足视频监控的要求。其他厂家两路的时钟产品一般体积比较大，性价比不高，兼容性不强。因此在对比了几家产品的性能后，笔者的项目最终采用了Si52112时钟芯片，图1为PCIE的电路图：

图1：PCIE的电路图

Si52112芯片的 Cycle-to-Cycle Jitter参数典型值28ps，最大值为70ps，Skew参数最大值为60ps。通过实际测试，得到的参数也在以上参考范围值内。

应用SOC芯片的千兆以太网电路中需要单路125Mhz的时钟，由于SOC芯片对时钟芯片体积要求较高，另外该设计电路的PCB板对器件的封装大小要求也比较高，因此必须选择一款体积和封装都需合适的产品。Silicon Labs全系列的差分时钟芯片Si510-125，其体积小仅为3.2X5mm尺寸封装，具有超低的抖动参数，各方面参数都能够满足千兆以太网的要求，图2为125M差分时钟电路图。

图2：125M差分时钟电路图

采用上述两个时钟芯片，测试出来的时钟抖动和时钟偏差都在允许的范围内，并且通过了高低温等一系列的测试。

在设计过程中，笔者也总结了一些设计经验，以下便是在时钟芯片选型及设计过程中需要注意的几个要点：
1）在时钟芯片选型时，频率、电压范围、输出电平、封装及允许偏差等是首要条件。其次，时钟抖动和时钟偏差是非常重要的参数，需要特别重视。
2）差分时钟布线时，需远离电源等噪声大的器件，尽量减少由过孔和其他线路引起的不连续因素，保证差分时钟具有完整的地参考平面。
3）差分时钟频率越高，对于等长要求越高，上述提到的两个时钟设置的等长均在5mil以内。
4）使用终端电路实现差分传输线的最大匹配，一般为100欧，且此电阻一般放置在最远的接收器输入端。
5）未使用的LVDS接收器输入管脚和输出管脚需悬空，同时需将未使用的TTL发送/驱动器输入和控制/使能管脚接电源或地。
6）不管差分时钟还是TTL时钟走线越短越好，尽量靠近上述的时钟芯片。对应板内线路较长的时钟线，最好从时钟输出换到内层传输，如此可有效防止其他信号的干扰，减少EMI干扰。
7）时钟芯片电源滤波设计也至关重要，直接影响到时钟的稳定运行和信号质量，一般会加PI型滤波，后级加2.2uF,0.1uF,10nF,1nF电容滤波，更有效地过滤各个频段的纹波。
8）时钟芯片好与否，还得看它长期运行的可靠性以及偏差。从笔者自身的经验，发现Silicon labs作为一个专注于时钟芯片设计的公司，提供的时钟芯片性能稳定且可靠性高，值得信赖。

作者：国电南网吴工

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