【应用】Si5317抖动衰减时钟提供正确的锁相环带宽抖动衰减方案

时间： 2018-12-26 来源：Silicon Labs

技术问答

时钟信号为每个集成电路和电气系统提供参考定时，客户通常是使用简单的时钟晶体作为时钟参考源。然而当电路应用有更加复杂的时序要求，通常需要用组合时钟来提供同步，生成和分发，如在无线基础设施和医学成像等一些需要高保真模拟到数字信号转换的应用领域。在下一代设计时，则需要更高的分辨率和更快的传输速率，下一代高性能网络和通信应用需要更快的传输速率和更高的数据处理速度，在这些应用中，时钟信号在整个体系结构中起着至关重要的作用，如果设计欠妥，则整个系统的性能水平则受限于最底层的时序分辨率性能。在设备选择和硬件设计过程中必须特别注意，以确保在时钟设计方面能最大限度地提高系统性能。

2. 相位噪声和抖动

时钟信号的质量在很大程度上取决于它的相位噪声和抖动，理想的时钟源会产生纯正弦波。所有的信号功率将用一个频率产生。然而，实际上，所有的时钟信号都有一定程度的相位调制噪声，这种噪声将时钟信号的能量传播到邻近的频率，从而产生边带噪声。相位噪声通常用dBc/Hz表示，表示某一给定偏移频率处的功率大小与理想时钟频率的比值。射频(RF)和模数数据转换(ADC)应用需要非常低的相位噪声时钟。在射频RF应用中，相位噪声的增加会造成信道间的干扰，降低射频信号的质量。在ADC应用中，相位噪声的增加会限制数据转换器的信噪比(SNR)和等效比特数(ENOB)。

相位噪声是时钟噪声的频域表示。相位抖动，另一方面，是表示时钟信号的时域不稳定性，通常以皮秒(ps)表示。抖动可以描述为实际时钟信号的边缘与理想波形之间的随机变化。相位抖动是高速数字应用方面的性能因素，如数据通信、网络和高清视频传输，这些应用需要高达40gbps的数千兆数据传输速率，网络和高清视频的物理层收发器依赖于收发器内部相乘的低抖动参考时钟，来对从设备传输的高速数据应用进行计时。过度的抖动会导致更高的误码率，可能超过系统级的要求。

3. PLL带宽优化

在高性能应用中是有必要关注相位噪声和抖动的。通常来说，抖动衰减时钟IC或离散锁相环(PLL)被用来产生低抖动时钟，传统的锁相环结构由相频检测器(PFD)、环路滤波器(LF)和压控振荡器(VCO)组成，如图1所示。锁相环滤波器通常使用分立器件实现。在使用高性能PLLs进行设计时，更具有挑战性因素之一是如何为给定的应用选择合适的环路带宽。与许多工程挑战一样，这是一个必须在应用层面上做出的权衡决定。

图 1. 锁相环输出抖动源

如图1，锁相环输出抖动由两个源控制:传输参考噪声和内部VCO噪声。参考噪声源包括参考定时源产生的抖动、PCB噪声耦合和电源噪声，VCO噪声源包括回路滤波器、VCO放大器和电源噪声。

一个抖动衰减锁相环可以用来过滤来自输入时钟的噪声，并产生一个低抖动输出时钟。减少环路滤波器的带宽会增加参考时钟上抖动衰减量，从而减少从输入到输出的抖动。如果参考时钟有大量的抖动，通常建议使用低锁相环带宽来过滤这种噪声。然而，使用非常低的锁相环带宽并不总是有利的。主要原因是VCO噪声对锁相环输出抖动的相对贡献是随着环路带宽的减小而增大。除非锁相环具有非常低的噪声VCO，否则使用低锁相环带宽的影响实际上会增加输出时钟抖动，这就需要权衡决定。PLL带宽需要被设置为最小化VCO和参考抖动。由于参考时钟抖动可能因应用程序的不同而不同，所以这是需要在每个设计上独立做出的决定。如图2所示。

图2. 平衡抖动传输和抖动生成实现优化锁相环抖动性能

使用高质量电压控制晶体振荡器(VCXO)构建的分立锁相环可以用于这种情况；但是，本设计电路仍对电源开关噪声、PCB噪声耦合以及分立环滤波元件引入的噪声敏感。另一种选择是使用带有内部VCO的时钟IC，但是这些设备通常需要外部环路滤波器组件，这些组件对外部噪声源敏感。锁相环滤波器与VCO之间的接口是锁相环设计中最具噪声敏感性的节点之一。通过外环路滤波器元件进入锁相环的噪声会出现在VCO的输入端，并与VCO的增益系数相乘，增加VCO噪声，进而增加设计中的锁相环噪声。

使用分立循环滤波器的解决方案也增加了锁相环的设计和布局的复杂性。PLL稳定性需要针对每个独特的频率计划+环路带宽组合进行计算，以确保设计中有足够的相位余量。在一些高性能锁相环设计中使用了特殊的PCB布局技术，例如在环路滤波器组件周围使用保护环来提供隔离和最小化泄漏电流。由于大多数传统的高性能时钟集成电路需要多个、隔离的电源平面，循环滤波器布局的考虑为PCB设计增加了更多的复杂性。

4. 使用SI5317进行在线抖动优化

图3显示了更好的方法。Si5317是一种低成本、高性能的抖动衰减时钟，基于已证明的SILICON LABS第三代DSPLL技术。该芯片可接受1 - 710 MHz任意频率的噪声基准时钟，并提供两个相同频率的超低抖动(0.3 ps rms, 12 kHz - 20 MHz)输出时钟。使用控制引脚设置设备的工作频率，不需要微处理器干预。此外，该设备还包括一个完整集成的数字控制环路滤波器，通过简单的引脚控制，硬件设计人员可以从60hz到8.4 kHz的最多8个设置中选择最优的环路滤波器值，使得管理传输抖动和生成抖动之间的权衡非常容易，从而在应用方面优化抖动性能。这种低成本、pin控制的设备可以添加到任何时钟路径，并进行数字优化以产生尽可能低的输出抖动，从而简化了对抖动敏感的应用方面的设计。

图3 抖动清除时钟

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