【经验】分析解决Si5332多功能时钟发生器LVDS输出匹配问题

时间： 2021-09-25 来源：SHYWORKS

技术问答

SKYWORKS公司的SI5332是一颗多功能时钟发生器，不仅支持在线可编程调整时钟输出，还支持内置多组频率计划的定制，方便不同应用的时选择不同频点，方便前期调试和后期工程出货，目前在通信、工业、医疗、汽车等不同领域有广泛应用。 si5332已经历过多种版本，已经非常成熟，但是很多新工程师使用时，还是会碰到一些小问题，近日有工程师朋友在使用Si5332时，就碰到一则SI5332输出匹配失调的问题。

用户在使用定制的SI5332输出125MHz的LVDS时钟信号给后端的FPGA，作为SerDes的参考时钟源，SI5332上电后发现时钟输出要等9s左右后才能稳定，芯片上电前9s左右输出幅度一直是1.5V（加了balun），在9s后输出幅度在0.8V左右，很明显前面9s的幅度是不正常的。

检查了客户的原理图，正常情况下的LVDS输出端接在耦合电容旁还需要并联一个100欧姆的电阻（如图1），该工程师没有增加，但是告知后端FPGA的这个端口内阻就是100欧，所以原理图不加这个电阻是没有问题的；检查电源供电，电压和纹波都很正常；检查输入的25MHz时钟源，将25MHz时钟源和输出同步到示波器进行测试，在9s出现问题时，输入25MHz时钟信号在输入时没有存在畸变现象，排除信号源问题；同时也检查了SI5332的定制程序，没有出现告警等指示。

图1 SI5332的LVDS输出端接

在排除了SI5332本身的问题后，开始检查匹配问题。用户反馈该时钟信号送给了FPGA，是否该FPGA的时钟输入端口在时钟信号过来时没有匹配成LVDS格式现象？因为FPGA端口需要外部设置成LVDS格式才能生效。经过进一步检查，确实发现SI5332时钟输出到该端口时，该端口还没设置成LVDS格式，该端口是未知的状态（也可能受其它代码影响）。将FPGA代码修改成上电首先将该端口设置成LVDS格式，再次测试，没有再出现9s的幅度过大现象，问题解决。这是一则输出匹配失效的问题，因此为了保险起见，建议在SI5332输出需要使用LVDS格式设计时，应尽量按照数据手册要求增加100欧姆并联电阻，规范化原理图设计，即使如果不需要（比如后端接收器内阻本身是100欧姆），也可以悬空处理，不会对设计造成影响。

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