【产品】倍频范围5~255的时钟发生器装置C3-PLL-2，设计用于数字逻辑的标准单元库
Cologne Chip推出的时钟发生器装置C3-PLL-2基于其DIGICCTM技术设计，在各种CMOS数字集成电路中，能够使用标准单元库，发挥全数字电路的作用。与竞争技术相比，C3-PLL-2所使用的电路面积更小。此外，它还具有锁定时间短的优势。当PLL在待机模式后重新启动时，更能实现超快锁定。
因其纯数字特性，C3-PLL-2不需要任何额外的PAD或引脚以及外部或内部环路电容器。一般来说，也不需要用于电源电压的外部滤波器。科隆芯片的这项新产品正在申请专利。
技术特性
●全数字化，设计用于数字逻辑的标准单元库
●可实现于任何数字CMOS工艺技术
●典型振荡器频率范围：
0.50μm：fosc=60~120MHz
0.35μm：fosc=100~200MHz
0.25μm：fosc=140~280MHz
0.18μm：fosc=160~320MHz
0.13μm：fosc=180~360MHz
90nm：fosc=200~400MHz
●倍频范围5~255
●前置分频器及后分频器，各分频范围1~256
●抖动类似于模拟PPL
●无需额外引脚或PAD
●无需外部环路滤波器或滤波能力
●无需供电电压滤波器
●极短锁定时间（最坏情况下，2000参考时钟）
●待机模式下，振荡器停止，但保留中心频率
→自待机模式返回后，可超快速锁定（只要一些时钟周期）
●待机模式下还可将功率降至零（仅漏电流）
●极小硅面积（＜3000门）
应用领域
C3-PLL-2的突出优点使其IP核可应用于多个领域中。
●可用于CPU、MCU 和外部器件（如USB芯片）的时钟发生器
●因其全数字性质，可用于FPGA应用。
●锁定时间极短，可用于许多要求短时间启动的应用中（如RF设备），特别是各种低功率应用。
C3-PLL-2引脚分布
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