【经验】时钟发生器SI5340输入切换失效问题的分析和解决

2021-05-26 世强
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SI5340SILICON LABS推出的一款经典高端时钟发生器,支持模拟锁相环,但是结合Silicon Labs的核心专利技术,可以做到0ppm频率合成,RMS jitter更是可以做到90 fs,性价比非常高。

        

近日,有用户在评估使用SI5340A-D-GM芯片时碰到输入选择问题,表现为选择对应的输入选通电平时,输入源没有跟随输入变化。表现为将IN_SEL[1:0]由11b变成00b时,输入源没有从XA/XB的48MHz输入源切换到IN0的48MHz输入源,IN_SEL[1:0]输入源失效。用户直接要求失效分析。

        

仔细分析该用户的问题,进一步确定是否是本身芯片失效。首先检查了用户的工程文件,没有发现有ERROR或者告警相关问题,从用户的初始化代码来看,也是参照了官方应用文档进行配置,没有发现有流程设置问题。转而继续检查客户的原理图,基本原理图检查情况看不出实际问题。检查输入IN_SEL0和IN_SEL1的输入电平信号,发现信号在0.93V左右,高电平在2.7V左右。根据IN_SEL[1:0]的选通真值表,11b是选择XA/XB,00b应该选通IN0。0.93V小于0.3*VDDA电平,理论上应该正常的。当时这个VDDA实际上可选的,准确的IN_SEL[1:0]的两根信号线输入低电平应该低于0.3*VDDIO,这个VDDIO可以在CBPro软件选择为VDD(1.8V)或者VDDA(3.3V)。会不会是VDDIO选通电平搞错了呢?

        

进一步检查用户的CBPro工程文件,发现确实是选通错了,在CBPro的Step3中,用户选择如下图1,很明显选择了VDD的1.8V,这个时候对应的0电平最大电压应该是0.3*VDDIO=0.3*VDD=0.54V,高电平最低应该是0.7*VDDIO=0.7*VDD=1.26V。很明显用户输入的是0.93V超过了0电平的判决电压但是有没有达到高电平的最低判决电压,这个状态是不确定的。将该电压选通VDDA后,再次通过IN_SEL[1:0]选择IN0,则可以正常工作了。这个VDDIO的选择需要特别注意,必要时也可以通过对应寄存器IO_VDD_SEL选择来选通,避免判决电压失效引起其他的问题。

图1  CBPro控制I/O电压选择界面


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