【技术大神】LVDS电平标准时钟信号匹配电路介绍
在任何电子系统的设计过程中,都不可避免的需要认真并且谨慎的对待时钟信号。符合要求的时钟信号是各个微控制器芯片及其外围大多数模块电路正常运行工作的必要条件。随着数字电路系统运行频率逐年提高,系统需求的时钟信号的频率也跟着水涨船高。高频率的时钟信号在电路设计阶段,需要考虑合适的匹配电路用于减小由于阻抗匹配带来的信号衰减和畸变。笔者本次通过Femto基站产品调试过程中遇到的时钟信号质量不佳的案例来介绍LVDS电平标准时钟信号的匹配电路。
笔者在为Femto基站产品FPGA小系统进行时钟芯片选型时,需要寻找一款低功耗,能同时输出122.88MHz、100MHz、125MHz时钟频率;时钟样式能灵活配置为CMOS、LVPECL、LVDS;时钟信号电压可配置为1.8V、3.3V;时钟相位抖动小于1ns的时钟芯片。
图1:Si5338时钟芯片特征
当看到SILICON LABS公司推出的Si5338时钟芯片资料上的上述特征介绍,可以看出Si5338是一款电流损耗低至45mA的低功耗时钟芯片。Si5338可以输出0.16MHz到710MHz的LVPECL、LVDS时钟样式信号;可以输出0.16MHz到200MHz的CMOS时钟样式信号;每一路时钟信号输出的供电都是独立且可配置为1.5V、1.8V、2.5V及3.3V;时钟输出信号的相位抖动为0.7ps。
Si5338芯片的性能指标完全能满足本次选型需求,于是笔者毫不犹豫的就选用此芯片为Femto基站产品中FPGA小系统,提供一个高精度、高稳定度的时钟树方案。
在时钟芯片选型完毕后便是电路的设计,具体方案如下:
图2:电路设计
在产品开始调测时,笔者带着满满的信心开始对FPGA小系统进行时钟调测,可是在使用示波器的余晖模式对Si5338输送给FPGA系统的122.88MHz时钟信号进行测试时,却得到以下截图所示的测试结果。
图3:测试截图
使用示波器的余辉模式便于直观显示时钟信号的相位抖动。
由以上测试截图可以看到时钟信号的峰峰值为1.076V,过冲为87.5%。这样的测试结果并不理想,甚至可以说无法满足FPGA芯片对时钟信号的最低要求。时钟信号的上升边沿存在台阶,在以此时钟信号为基准参考进行数据传输时,容易出现由于误判触发边沿而丢掉数据或者是发送错误数据的现象。
看到这样的测试结果,笔者心里哇凉哇凉的,并开始怀疑Si5338的高性能,猜想自己是被厂家吹出来的性能坑了。但又转念一想Silicon Labs公司也是家做了20年的大公司了,要是靠坑蒙拐骗的不正当伎俩也没法在电子元器件供应商圈里混得风生水起呀。作为菜鸟一枚的笔者在端正思想态度后,决定好好研究下这个差点让我“毁掉三观”的问题。
首先查看原理图中122.88MHz时钟信号的电路设计。122.88MHz信号由Si5338时钟输出管脚配置为LVDS输出后仅经过以下电路:
图4:122.88MHz时钟信号的电路设计图
查看相关资料了解到,LVDS电平标准的驱动器中含有一个3.5-4mA的电流源,因此接收端的输入阻抗会很高。为了保证LVDS差分时钟信号线从发送端到接收端上阻抗一致,减小时钟信号线因为阻抗不一致引起的信号衰减和畸变,通常会在接收端的差分信号线上跨接一个100Ω电阻。这样电流全部流过100Ω跨接电阻,时钟信号线上的阻抗就能维持一致性了,LVDS信号的摆幅也就变成±350mV。同时,在PCB设计阶段,LVDS信号线要求严格等长,两根信号线的长度差距最好不超过10mil(0.25mm)。另外,需注意100Ω电阻离接收端距离不能超过500mil,最好控制在300mil以内。
图5:PCB截图
分析以上信息并结合目前项目电路设计情况来看,笔者暂时无法更改PCB走线,因为涉及到PCB布板及改版问题,耗时周期过长。但可以在差分信号线上的电容C2、C3靠近FPGA芯片端跨接100Ω试试看,具体电路可以示意如下:
图6:电路设计图
对整改后的1228.88MHz信号进行测量,结果如下图:
图7:信号测量截图
由上图可以知道时钟质量有了很大改善,时钟信号边沿没有明显的台阶存在,边沿干净,信号过冲减小不少,信号峰峰值也靠近标准值700mv。看到这个结果,笔者总算是放下心来了,也默默的对Si5338芯片说了声“sorry”,因为菜鸟太菜,硬是把这么高性能的芯片用成稀烂货了,还一度埋怨被坑了。
通过这次时钟信号质量整改过程,笔者意识到时钟电路设计前期,需要认真了解系统需求的时钟信号电平标准基本概念,并查找资料找到合适的匹配电路方案。这样才能在使用高性能时钟芯片的时候,发挥其最优性能。
作者:海绵宝宝
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serena Lv7. 资深专家 2019-05-17实用
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superweiyi Lv6. 高级专家 2017-12-02学习了
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期待 Lv6. 高级专家 2017-08-13学习了
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