Silicon Labs面向PCIe SSD的时序解决方案和持久内存解决方案，节省PCB面积和系统级成本

时间： 2021-03-03 来源：Silicon Labs

技术问答

与传统 SAS/SATA 协议相比，固态硬盘采用 PCIe 接口具有显著优势，其中最大的优势是可扩展性。如今，大多数数据中心都配备了使用 PCIe Gen3 标准的计算和存储硬件，但将很快迁移到 PCIe Gen4，然后再迁移到 Gen5。每升级一代 PCIe 标准，数据速率就会比上一代提高一倍，这为每个端点提供给 SerDes 的参考时钟的性能规格带来了更大的压力。作为高性能时序解决方案的前沿品牌和 PCI-SIG 的工作组成员，SILICON LABS提供业界性能卓越的 PCIe Gen3/4/5 时钟发生器、时钟缓冲器，以及能够提供 PCIe Gen3/4/5 时钟的可编程时钟发生器，采用 HCSL 输出驱动器，片上端接能够匹配 85ohm 或 100ohm 传输线，可减少所需的外部元件数量，节省PCB面积和系统级成本。

设计注意事项：

选择时序解决方案首先要梳理所有参考时钟、性能水平以及设计中所需的相关时序功能（常称为时钟树）。SSD的类型和规格通常决定了所需时序设备的类型。PCIe 缓冲器（如 Si53102）通常用于 m.2 规格，其中参考时钟通过连接器提供，需要分散到 SSD 上的多个端点。或者，其他规格可能需要在卡上本地生成 PCIe 参考时钟，在这种情况下，Si522xx PCIe时钟发生器是理想的解决方案。在某些设计中，可能需要额外的时钟频率，这让Si5332 或 Si5341 可编程时钟发生器成为更好的选择。

● PCIe 时序基础知识： PCIe 数据总线通过使用需要低抖动差分参考时钟的高速 SerDes 技术，可提供相较基于 SAS/SATA 的传统存储体系结构更大的带宽优势。Silicon Labs 是 PCI-SIG 工作组的重要成员，可帮助定义 PCIe 参考时钟要求，已成为提供新一代 PCIe Gen3/4/5 时序产品的市场前沿品牌。其产品具有高度集成的 HCSL 输出驱动器，可在很大程度上减少外部组件数量，且 RMS 相位抖动性符合最新的 Gen4 和 Gen5 规格并有富足余裕。正确测量 PCIe 参考时钟上的抖动并不容易，因此为简化流程并消除混淆，我们开发了 PCIe 时钟抖动工具。

● 性能： RMS 相位抖动是制订时钟树时要审查的格外重要的参数。随着数据速率和带宽水平的提高，参考时钟的 RMS 相位抖动要求提高了一倍，通常会将系统抖动容许量减半。PCIe 参考时钟的最大抖动规格由 PCI-SIG 设置，并在端点测量。有多个系统架构考虑因素会影响 PCIe 参考时钟抖动规格。例如，对于选择采用扩频调制来降低 EMI 的系统，无论设计使用公共参考时钟还是独立参考时钟架构，最大 RMS 相位抖动限值都是不同的。Silicon Labs 将所有考虑因素纳入数据表规格中，明确定义了所有场景下的 RMS 相位抖动性能。该设备旨在为实际性能和 PCI-SIG 定义的最大允许限值之间提供较高水平的余地。

● 功能集和集成：Silicon Labs 的 PCIe 时钟发生器和 PCIe 缓冲器配备了许多有助于简化时钟树设计的增值功能，例如用于降低 EMI 的扩频、硬件输出使能端控制以及集成输出端接，该输出端接带有一个硬件引脚，该引脚可将驱动器设置为与 85ohm 传输线或 100ohm 传输线相匹配。公司知道抖动性能至关重要，因此其时钟发生器在所有的电源引脚上都纳入了片上 LDO，从而实现处于业界前列的 PSNR 性能。通过抑制外部电源和片上板级噪声，大幅减少了电源滤波所需的外部组件数量，从而降低了电路板空间和成本，并确保了输出时钟抖动性能符合数据表规格限值。

● 可定制：对于需要结合 PCIe 时钟和其他频率的设计， ClockBuilder Pro 软件工具可指导您轻松、逐步地生成针对您的时钟树要求的配置文件。

● 性能可验证：与 PCIe 参考时钟相关的 RMS 相位抖动滤波器掩码不是标准掩码。标准频谱分析仪和示波器未配备特定的滤波器掩码，因此很难精确测量 PCIe 时钟的抖动。Silicon Labs 开发出了 PCIe 时钟抖动工具，这是一款易于使用的可下载软件实用程序，可根据PCI-SIG文档提供正确测量 PCIe 参考时钟 RMS 相位抖动的逐步指导，从而大大简化了流程。只需上传一个波形文件，选择您希望测量的 PCIe Gen 设置，该工具就将执行计算，以清晰简洁的输出格式提供结果，并可将结果下载到 pdf 文件中。

产品选择：

图1 SI510：单频通用型 XO

图2 SI5332A-GM3：任意频率低抖动时钟发生器

图3 SI5341A：10 输出、任意频率时钟发生器

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