【经验】高性能抖动衰减器时钟芯片Si5326在free run模式下锁定时间的几点注意事项

时间： 2020-08-25 来源：世强

技术问答

Si5326是SILICON LABS的基于第三代DSPLL专利技术的高性能抖动衰减器时钟芯片，支持2 kHz ~710 MHz时钟输入，支持最高1.4GHz的高频时钟输出，涵盖了常用数据通信领域常用的时钟频点，在光纤传输网、移动回传、数据中心等数字通信领域的交换机等设备中应用十分广泛，是一款非常经典的去抖时钟芯片。此外，鉴于其优良的去抖性能，也在各种通信设备中作为时钟源，应用十分广泛，尽管Si5326已经推出了近十年，但是目前仍然在各种关键领域获得较多工程师的认可并持续使用。

作为时钟源使用时，一般Si5326会工作在free run模式，以XA/XB时钟作为输入源锁定跟踪时钟而不是直接锁CLKIN1/CLKIN2两路输入时钟。近日，有用户反馈Si5326在以自由振荡模式工作时，其锁定时间比较长，接近30s，与理论值相差甚远，因为即使是free run模式，也是Si5326内部锁相环锁定XA/XB的时钟，也是有DSPLL完整的锁定追踪过程，影响锁定时间的因素很多，不过有几个因素需要特别引起注意。

第一个是f3频率选择，这个是PD鉴相器的比较频率，鉴相器频率影响锁相环的VCO频段校准时间，鉴相器频率越高，其鉴相周期越小，VCO校准时间越短，锁定时间就会越短。所以我们在使用DSPLLsim软件配置SI5326的程序时，在其第二个步骤下相对选择较大的f3，这个f3默认一般是16kHz，可以向上或向下以1 kHz的步进频率间隔做调整，调整的前提同时要保证尽量获得比较小频率合成误差，可以在接下来的第三步骤查看error(ppm)值，选择最小的一组继续配置。

第二个是环路带宽，这个一般都知道，环路带宽与锁定时间成反比，要获得较低的锁定时间，环路带宽必须加宽，不过环路带宽与消抖jitter能力成正比，环路带宽设置的过宽，这样输出时钟的jitter性能就无法保证，因此在保证去抖性能的前提下，适当加宽环路带宽，但是对于free run模式，追踪的XTAL一般较稳定，性能不错，可以适当增加环路带宽，以获得较短的锁定时间需求。

第三点是建议在输入源的选择上优化配置，当选择FreeRun时，输入会切换到内部XA/XB振荡器输入和CLKIN2的互联，尽管已经内部互联，还是建议最好将输入源全部断开，因为选择在这种模式下，CLKIN1的默认优先级是最高的，即使CLININ1没有输入，假如CKIN1上的存在噪声、其它不稳定的耦合脉冲等因素，导致PLL在不停的跟踪CLKIN1，直到CLKIN1彻底消失后再转到CLKIN2，这中间可能会浪费一定时间。同样的CLKIN2的电路也建议断开。并且在输出配置上建议使用手动配置模式并设置CLKIN2为最高优先级。避免输入影响导致锁定时间的人为延长，一般这种情况更适合在后期切换到free run状态。

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ACE Lv8. 研究员 2020-08-26

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设计经验发布时间 : 2018-04-27

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