【应用】压控晶振Si565完美支持相干光模块设计，具有低抖动、可定制等优势
光传输网设备随着5G的飞速发展而迅速壮大，随之而来的移动回传网、长距离骨干网、数据中心互联等都随着5G设备的发展扩容壮大，光模块一直是光传输设备必不可少的关键组成部分。随着应用场景不同，光模块通常有多种制式，总的来说，有分线路侧和用户侧，一般用户侧光模块相对传输距离较短，主要承担的工作是实现简单的光电传输转换，常用的码型制式有NRZ以及目前较为流行的PAM4等，而相干光模块由于使用到DSP作为主业务芯片，速度一般都超过100G以上，不仅仅用来简单实现光电转换，还需要业务处理，因此实现起来较为复杂，成本本身较高，设计较为复杂。
相干光模块的发展基本取决于DSP及高速ADC/DAC等技术的发展。通常在高速的相干光模块设计中，时钟链路设计一直是高速模块中的设计重点。这是因为这些DSP在工作时其内部的高速ADC/DAC均需要稳定的高频时钟信号采样数据，不过由于技术及成本限制，大部分不能直接内置高达几个GHz的晶振在内部，而是提供外置压控晶振结合内置锁相环的方式实现，为了保证高速信号的实时采样跟踪处理，要求时钟源必须要有良好的稳定性及jitter指标，这在通信质量眼图测试中极为重要。
在所有的DSP内部时钟系统中，其内部/外部ADC高速采样时钟设计非常重要，在DSP与ADC/DAC之间要实现频率、相位动态调整，需要在DSP和ADC/DAC之间搭建一个自行设计的锁相环（N厂家的参考设计），该锁相环会由CPLD（CPU）、鉴相器、低通滤波器及压控晶振组成，由DSP主机实现控制，可以根据通信设计需要在一定的频率范围内实时的调整动态频率。动态频率调整需要改VCXO有较宽的线性调整范围及APR，同时及内置晶振的温度特性要好，当然，其核心的RMS jitter指标必须要保证，以避免出现通信异常。
SILICON LABS的压控晶振Si565的RMS jitter（12kHz~20MHz）在100fs左右，最大APR可以达到215 ppm/V（在3.3V条件下），可以在较宽的范围实现频率动态调整输出，同时的本振输出频率范围为0.2~3000MHz，涵盖了目前所有相干光模块的频率。Si565内置有DSPLL，在保证低抖动的同时，还能实现快速定制需求，一般2~4周就可以拿到定制样品，定制周期非常短。
图1 CFP2光模块时钟链路设计
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