【经验】井芯微RapidIO交换芯片NRS1800外围应用电路硬件设计PCB Layout参考

时间： 2023-10-04 来源：井芯微电子公众号

技术问答

RapidIO是世界公认的嵌入式系统互连的最佳选择之一，具有超低延迟、高带宽、高可靠、支持任意网络拓扑架构、QoS、支持多播等特性。井芯微推出的NRS1800是符合RapidIO第二代规范的交换芯片，提供了240Gbps的无阻塞交换能力，最多可支持18个端口和48路通道。本文介绍NRS1800外围应用电路硬件设计PCB Layout参考及检查标准。

Layout参考设计

1、板材

随着交换芯片通信速率提升，使用普通的PCB板材将不能达到高速信号要求，电路板的选材将会决定产品的性能。选择PCB板材需在满足设计需求、可量产性、成本中间取得平衡点。普通的PCB板材，在几个GHz的频率时的介电常数Dk和损耗角正切Df会很大，带来的插损会增加，不适用高速电路，应选Df值小的板材。

常用的高速板材有：

罗杰斯Rogers：RO4003、RO3003、RO4350、RO5880等

台耀TUC:Tuc862、872SLK、883、933等

松下Panasonic：Megtron4、Megtron6等

Isola：FR408HR、IS620、IS680等

Nelco：N4000-13、N4000-13EPSI等

东莞生益、泰州旺灵、泰兴微波等

2、电源

如果NRS1800电压由开关电源芯片提供，需保证开关电源合理布局。应远离时钟、高速Serdes信号等敏感器件摆放，然后靠近NRS1800，降低IR drop。

输入滤波紧靠开关管，确保大电流先滤波再进入开关管。输出滤波紧靠开关管，确保大电流先滤波再进入电源平面。

控制电路的采样电路，采样电阻放在输出滤波与比较电路的中间，布局时保证采样电路靠近芯片管脚。

电源铺铜时合理选择叠层，进而降低电源纹波。

高速电路中，合适的电源滤波是至关重要的。引脚列表给出了基于NRS1800评估板的滤波电容策略。

NRS1800的滤波电容推荐使用X7R的陶瓷电容，大容值电容应选低ESR类型，电容靠近供电引脚背面摆放，减小寄生参数。

根据电源完整性，合理搭配不同容值, 进一步优化电源的阻抗曲线，应避免过大的谐振峰。

表1给出了推荐的电容数量。强烈建议客户最终应根据自己的设计准则做仿真。

图1给出了滤波电容摆放策略。过孔与电容pad的走线要加宽，短距走线。增大过孔直径，减小过孔的寄生参数。

表 1 推荐电容数量

在20MHz范围内，按照目标阻抗的标准，各电源域推荐的去耦电容方案如表1所示。

对于表1列出的电容，10μF的建议选用0805、X7R类型的陶瓷电容，其他容值的建议选用0402、X7R类型的陶瓷电容。

在耐压值允许的范围内，去耦电容应该选择表贴型封装。其他较大容值的电容应该选用低ESR类型，并且靠近电源供应模块放置。

由于电容的去耦效果同印制电路板（PCB）的叠层、材料及放置位置等密切相关，在推荐去耦电容的基础上，可根据实际情况进行添加或者调整。

图1配滤波电容摆放

3、时钟

时钟合成器或时钟晶振的电源应与数字电源应用磁珠和旁路电容器组合进行隔离。

在时钟合成器或时钟晶振的电源域加足够多的滤波电容，以过滤电源噪音。

时钟信号必须按照时钟电平规范来正确端接，减少反射,降低EMI。NRS1800的参考时钟输入推荐AC耦合输入。

如果时钟合成器或时钟晶振输出是LVPECL电平，需要转CML电平。如果LVDS电平，需要转CML电平。如图2所示。

图 2 NRS1800时钟

AC耦合电容推荐0.1μF容值，英制0402封装。
两个下拉电阻R是为了将LVPECL输出电流转为电压，推荐阻值142-200Ω。
当LVPECL的输出摆幅超过CML输入范围，可串联25Ω电阻降压。
电阻布局靠近发送端，耦合电容靠近接收端。
时钟走线减少过孔数量，走线距离要短。
如果时钟线经过过孔到内层，与高速Serdes走线不在同一层。必要时对时钟线进行包地处理。

4、S-RIO

高速Serdes走线应遵循下列规则：

PCB设计中高速SerDes信号传输线应该控制其差分阻抗为100Ω。设计工程师根据PCB厚度和叠层要求，合理设计各个叠层中传输线的线宽和线距，满足差分100Ω或单端50Ω的阻抗线需求，降低回波损耗。
传输走线缩短，减少信号插损。
对于接收端来说，AC耦合电容可以放在顶层，也可以将电容放在底层，通过过孔连接。如图3所示。
AC耦合电容建议使用英制0402或更小尺寸的0.1μF电容器。
差分对内（P/N）走线要严格等长，最大相差5mils。
差分对间（如lane0-lane3）的延时不能超过11ns。
过孔会造成阻抗不连续，减少过孔数量。差分线的过孔不能有stub。
在每个信号过孔的旁边添加地平面过孔，以提供更好的交流返回路径。
保持高速信号走线远离其他信号，避免对高速信号产生耦合噪声。高速信号线与其他信号线距离至少是5倍高速信号线宽。两个邻近的差分对间保持3倍的线宽。
数字信号走线不能横穿高速Serdes发射端和接收端的区域。
为了避免串扰，TX和RX走线需要在不同叠层，相邻叠层走线不能平行，应保持正交。如图4所示。

图3 RX电容布局

图 4 相邻层差分走线

PCB检查标准

1、电源检查标准

应远离时钟、高速Serdes信号等敏感器件摆放
靠近NRS1800，降低IR drop
输入输出滤波紧靠开关管，确保大电流先滤波
电源铺铜时合理选择叠层，进而降低电源纹波
电容靠近供电引脚背面摆放，减小寄生参数
电源的阻抗曲线，避免过大的谐振峰
电源完整性PI仿真
过孔与电容pad的走线要加宽，短距走线。增大过孔直径，减小过孔的寄生参数

2、时钟检查标准

pcb布局时耦合电容靠近NRS1800芯片时钟引脚
电阻布局靠近发送端，耦合电容靠近接收端
时钟走线减少过孔数量，走线距离要短
如果时钟线经过过孔到内层，与高速Serdes走线不在同一层。必要时对时钟线进行包地处理

3、SRIO 检查标准

传输线单端差分阻抗ZO要设计为50Ω。

因此项涉及检查项较多，详细请参考《1800硬件应用手册》。

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