【技术】DSPLL为何能轻松KO级联,两级PLL?
【摘要】RAN 设计具有空间受限特点,与其他联网设备相比价格低廉,并且可以部署在非温度控制的位置。它们必须针对尺寸、功耗、性能和成本进行优化。而经验证的DSPLL定时技术,可减少66%的现有定时BOM占用空间、降低30%的功耗、增强设计灵活性及降低系统成本。
RAN节点针对尺寸,功耗和性能进行优化
下图为目前网络基础设施中应用RAN节点的架构图:
RAN定时要求多样化而苛刻
尽管RAN 设备在外部元件中必须具有小体积和经济可靠的特点,但由于无线相位噪声要求,RF定时规范仍然十分严格。RAN设备需要更多混合频率以支持系统级功能。
RAN系统要求增加了定时复杂性
上述的一系列要求增加了复杂性、功耗和占用空间,因为传统的定时解决方案不够灵活,更耗能且需要不同的离散元件。RF定时规范仍然十分严格。需要更多的混合频率以支持系统级功能,同时不影响性能。
RAN 设备所使用点常见定时参考频率:
DSP与当前定时结构的对比简介
传统的RAN设计采用了级联的两级锁相环(PLL)技术以应用于高性能、低相位噪声时钟合成。级联、两级锁相环PLL 提供了卓越的相位噪声性能,但具有有限的频率灵活性、高功耗,对噪声和振动的敏感性,以及较大的离散占用空间(包括外部VCXO 和环路滤波器)等缺点。
级联、两级PLL 是RAN 设计中的传统模拟架构。它实现了较低的相位噪声但仅限于一组有限的输出频率,输出频率必须与其输入频率整数相关。
该架构使用了基于离散、模拟、窄带的基于VCXO的PLL,以在其第一级实现抖动清除。VCXO必须作为PLL的VCO与外部环路滤波器结合使用以实现低相位噪声。第2级PLL依靠模拟宽带PLL提供整数时钟倍频。这就需要额外的外部环路滤波器。
然而,RAN设计需要更小体积、更灵活和更优化的定时解决方案,对此,新型的DSPLL定时技术可以迎合了RAN的定时需求。
DSPLL解决上述挑战,通过提供单一IC,对比现有解决方案可实现低相位噪声,更大的频率灵活性,更低的功率,以及更好的抗噪声和抗振效果。这项新技术令人惊艳!
DSPLL已经广泛部署于电信应用中
实际上DSPLL 已经广泛运用和部署于核心、地铁和接入设备中的苛刻的电信和网络应用中,其中包括先进的100G/400G SerDes 时钟应用。
• 超过50 百万的支持DSPLL 的节点已经部署于高性能、苛刻的电信和网络应用中。
• 数以百万计的可靠运行时间。
DSPLL架构综述
• DSPLL 架构集成并改进了传统解决方案。
• DSPLL 技术提供了系统时钟,例如以太网和基带。
• 满足苛刻的4G/LTE 相位噪声要求且具有裕度的RF 超低相位噪声时钟。
DSPLL架构说明
内环用作外环的数字控制振荡器,提供具有低相位噪声的分数时钟合成,无需LC振荡器和离散VCO。
外环数字调谐内环的工作频率,与外部参考时钟同步,衰减抖动并生成时钟。DSPLL的所有元件都集成在芯片上,无需使用离散滤波器组件,并可实现简单的PLL带宽调整,优化相位噪声性能。
简化设备编程
传统的级联PLL 计算和设置是手动完成,这一过程很繁琐且容易出错。SILICON LABS ClockBuilder Pro是简单而易于使用的软件工具,可在数分钟内定制DSPLL。
• 键入输入和输出频率
• 设置DSPLL 带宽和其它工作参数
• 并生成设备配置
如此可实现简单、高效的测试,并加快产品上市。
性能:DSPLL对比级联,两级PLL
DSPLL 技术性能达到或超越了传统解决方案的性能。
DSPLL抗振性能
RAN设备通常部署在外部环境中,其中风、建筑物或机械设备都可能引起振动。DSPLL对这些影响具有良好的抗干扰性能:
DSPLL的体积比级联、两极PLL小66%
下表显示了元件尺寸并未考虑 PCB 间距或布线规则,进一步提升了 DSPLL 的尺寸优势。DSPLL 简化了设计,因为它在片上集成了灵敏的大型元件,包括 VCXO 和电源滤波元件。
DSPLL 的功耗比级联、两极 PLL 小 30%
通过减少小型机箱中的电流消耗和热量来改善RAN 设备设计,如下表的DSPLL功耗对比级联、两极PLL所示:
具有DSPLL的设计
RRH、小基站和MDAS设计需要低相位噪声 RF 时钟加上基带和以太网的组合。这些时钟域非整数相关。这对DSPLL而言不是问题。
DSPLL尺寸更小、功耗更低、性能更优、上市更快
Silicon Labs业经验证的DSPLL技术可显著节省空间,降低功耗和成本,并且更易于设计并加快上市。DSPLL的性能优于传统解决方案。
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世强代理 Lv7. 资深专家 2018-07-06支持支持
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小蛮大人 Lv9. 科学家 2018-06-29学习了
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我的名字 Lv7. 资深专家 2018-01-06学习学习
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