Silicon Labs提供适用于任何SmartNIC设计的集成式时钟发生器，有效平衡频率灵活性与抖动性能
数据中心网络带宽的升级增加了服务器处理器的网络处理开销，降低了服务器处理器执行其主要功能的能力。SmartNIC将网络处理功能与传统NIC功能相结合，将网络处理功能从服务器处理器上卸载下来，从而大大提高了效率。
SILICON LABS（芯科科技）的高性能时序解决方案在频率灵活性与抖动性能之间取得了理想平衡，将整个SmartNIC设计时钟树整合到单IC解决方案中。
设计注意事项
要为SmartNIC选择合适的时钟发生器，首先要梳理设计所需的所有参考时钟、性能水平以及相关时序功能（常称为时钟树）。每个单独的设计都有其自身独特的时钟树，但通常需要将以太网、PCIe Gen4/5、高速SerDes和其他系统级功能的差分和单端时钟组合在一起。在梳理时钟树和选择理想的时钟发生器解决方案时，建议考虑以下方面：
1、性能：RMS相位抖动是选择时钟发生器之前要审查的格外重要的参数。随着数据速率和带宽水平的提高，参考时钟的RMS相位抖动要求提高了一倍，通常会将系统抖动容许量减半。SmartNIC使用PCIe Gen4/5数据总线以及带有56G/112G SerDes的FPGA/SoC/ASIC，这些都需要具有低于300fs RMS相位抖动的参考时钟。建议按照重要性对时钟树进行总结，将RMS相位抖动要求最严格的时钟列在顶部。Silicon Labs的时钟发生器根据RMS相位抖动性能水平进行分类，便于用户选择符合特定要求的合适器件。
2、频率灵活性：SmartNIC时钟树包含不同频率的组合（在不同输出电压下具有不同输出格式级别）。Silicon Labs获得专利的MultiSynth输出分频技术在高达12输出的整数和分数相关输出频率上均可提供0ppm合成错误，同时保持业界出众的抖动性能。Silicon Labs的Si5332和Si5341时钟发生器在频率灵活性与性能之间取得平衡，将整个SmartNIC时钟树整合到单IC解决方案中。
3、性能：许多平台要求混合使用PCIe和其他具有严格抖动性能要求的高速差分时钟。Silicon Labs的Si5332任意频率可编程时钟发生器能够合成多达12个时钟输出，包括PCIe Gen1/2/3/4/5时钟以及系统设计所需的其他频率（性能水平低于300fs RMS）。Silicon Labs的时钟发生器根据RMS相位抖动性能水平进行分类，便于用户选择符合特定要求的合适器件。
4、功能集和集成：Silicon Labs的时钟发生器配备了许多可简化设计的增值功能，例如用于在PCIe时钟上降低EMI的双扩频环路、频率选择功能、可配置输出使能控制、多配置文件选择，以及集成晶体参考源。抖动性能至关重要，Silicon Labs的时钟发生器在所有的电源引脚上都纳入了片上LDO，从而实现处于业界前列的PSNR性能。通过抑制外部电源和片上板级噪声，大幅减少了电源滤波所需的外部组件数量，从而降低了电路板空间和成本，并确保了输出时钟抖动性能符合数据表规格限值。
5、定制：Silicon Labs的ClockBuilder Pro软件工具可指导用户轻松、逐步地生成针对自己的时钟树要求的配置文件。配置文件完成后，ClockBuilder Pro可针对用户的设计专门分配一个定制部件号，提供相关数据表附录，并允许用户将其保存以备后用。
6、供应情况：在短时间内采购足够的组件满足原型或生产构建并非易事。Silicon Labs采用以解决方案为导向的方法开发灵活、可编程的芯片，此类芯片可通过ClockBuilder Pro轻松配置，从而在制造流程中实现无缝集成，以在2周内为用户提供预编程样品，并在短短4周内完成生产。Silicon Labs的现场编程器还能够即刻对空白设备进行编程，或使用I2C重新配置设备。
方框图
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