是德科技分享优化方法显著缩短PCB设计时间案例以及PCB设计注意事项和经验教训

KEYSIGHT 采用FPGAI/O 优化方法显著缩短PCB设计时间。通过巧妙地构建设计，并调整流程以充分利用工具，EDA Keysight成功实现了显著的生产率提升。具体来说，Keysight成功地将管脚分配工作从每个FPGA 4-8 周缩短至每个FPGA1-2 周（包括编译FPGA 以检查设计规则所需的时间），从原理图开始到完成PCB Layout 只花了不到十个月的时间，同时将整体系统设计的工作量减少了约50%，整体设计周期缩短了30-40%。

新问题需要新的解决方案。这句话在FPGA 设计领域从未像现在这样真实。越来越多的器件管脚数给传统的孤立设计方法带来了巨大的压力。这些传统方法已沿用很多年，通常将FPGA 和PCB 设计工作作为两个不同的学科进行处理，其中FPGA 设计人员定义FPGA的I/O 分配，并将这些管脚分配信息传递给PCB设计人员。

如果暂且忽略对PCB的影响，这一流程通常运转得很好，特别对于较小规模的器件，并且整体系统没有苛刻的性能要求时。

但随着FPGA 规模不断增大至接近（并且很快将会超过）2000 个管脚，这些设计理念就轰然崩溃了。这类大型器件需要采用一种截然不同的FPGA I/O 设计方法———这种方法需要同时兼顾I/O 分配对FPGA 和PCB的影响。以下我们将介紹Keysight 使用Xpedition FPGA I/O优化工具完成的一项真实设计，并记录了这一全新流程的成功部署过程。

图1 是最终电路板顶面的屏幕截图。其中的大型器件为11 个FPGA。不论以何种标准而言，这都是一个非常复杂的项目。

Keysight 设计概述

Keysigith 设计的特征： 

■ 11 个1148 针Virtex 4 LX 系列FPGA 

■ 多个器件上的大型DRAM 总线（某些情况下多达250 针） 

■ 多个高速（10 GBPS）FPGA 间总线，宽度约48 针 

■ PHY 器件和背板采用宽物理接口 

■ 极少的备用管脚 

■ 复杂的FPGA 限制 

■ Virtex 4 中有14 个不同大小的bank 

■ 与I/O 相关的时钟必须以特定信号为载体 

■ I/O 限制，例如时钟功能输入不支持LVDS 

■用于不同bank 的混合电压环境(1.8V/2.5V/3V/3.3V) 

■ 26 层PCB 

■ 8 个内部走线（信号）层

■ 9800 个元器件 

■ 9500 个网络

Keysight根据先前的经验，单单是I/O管脚分配过程，每个FPGA 就需要大约四到八周的时间。此外，I/O 限制预示可能会出现问题，事实上，后续的V4系列设计证实了这一点。随着管脚输出发生变化，很难保持FPGA设计与电路板设计之间的联系。鉴于这些挑战，Keysight需要考虑新的PCB设计策略。

PCB顶视图

Keysight 的目标是将FPGA 和PCB设计人员聚集到一个共同的环境中，以便每个团队成员都能看到FPGA管脚分配对整个系统的影响。I/O 优化用来达到此目的的机制在概念上非常简单：用实例化的可动态分配FPGA库元素取代FPGA 的典型PCB封装的PCB视图。FPGA元器件源自“智能”FPGA器件库，可帮助用户做出正确的管脚分配。由于对这些分配的更改是实时显示的，因此可以立即看到对电路板其余部分的潜在影响。

图2 是Xpedition 中的Keysight 电路板屏幕截图。其中有大量的鼠线需要整理（其中一些显示为绿色和橙色）。

                                                                图3：取自I/O 优化器工具的部分Keysight 设计。

I/O 优化器内显示了同一Keysight PCB设计（图3）。右下角的区域是“多元器件”窗口，提供了一个PCB视图，其中的FPGA 当前正在进行活动分配。其他窗口传达了信号、管脚、符号（未显示）和控制台（转录）信息。通过从电路板级透视图显示元器件间的连接，Keysight 得以利用I/O 优化技术优化每个FPGA 的管脚分配。

连接到FPGA 工具

上述所有内容都没有说明Xpedition 如何连接到FPGA 工具。I/O 优化器并非FPGA 设计工具：它无法布线，也不能进行综合。因此，它必须使用FPGA 设计器读取和写入闭合环路所需的文件（如果这些更改不能传达到FPGA 工具，那么在原理图或PCB工具，或在I/O 优化中进行管脚分配更改几乎没有什么用处）。非常关键的一点：将信号从一个管脚移到另一个管脚（即使是相邻的管脚）可能看起来无害，但实际上有可能导致FPGA 的时序失效。为此，I/O 优化可通过一个简单的下拉式菜单生成或更新相关的布局布线和综合约束文件。图4 说明了如何在流程中纳入I/O 优化，从而在FPGA 和原理图/PCB设计流程之间建立桥梁。

评估工具- 不要害怕更改

在将新的EDA工具部署到项目之前需要进行仔细评估，这一点再怎么强调也不为过，I/O 优化也不例外。Keysight 评估I/O 优化，包括其功能、性能、稳定性、与现有工具和流程的兼容性、质量和可靠性。虽然这项工作发现了一些问题，但没有一个问题被认为足以动摇该技术的整体可行性。其中一个主要发现是，它与层次结构联合使用时效果最佳。

                                                                 图4：I/O 优化在FPGA/PCB 流程中的角色。

Keysight 在一些流程在经过微调后能充分利用该工具中的其他功能，因而能够充分实现I/O 优化。

层次结构的压倒性优势

层次化设计决不是什么新概念。ASIC设计人员使用层次结构已经有二十多年的历史，FPGA设计人员也逐渐被迫采用相同的技术。虽然Keysight 内部已经广泛应用层次结构，但我们还是仔细设计了该系统，以确保I/O 优化以及我们既有的EDA 工具能够为我们提供最高的生产率。毫无疑问，层次结构的使用缩短了我们的设计周期时间。

                                                                     图5：功能、物理和PCB版图的关系。

图5 描述了一个核心要素，将此功能与层次化设计流程紧密结合时，能够带来显著的生产率提升。顶层原理图包含两个功能模块（FPGA的虚拟表示）和一些连接网络和端口。功能模块下面是表示FPGA 的实际符号或“符号断片”。在此示例中，功能模块以及FPGA符号断片和断片所在的原理图全部由该工具集创建。

随着设计的进展，它能自动更新功能模块、符号断片和下层原理图。通过减轻在FPGA 原理图视图与数据库其余部分保持同步的负担，同时消除手动、繁琐且容易出错的任务，I/O 优化能够大幅提高生产率。

PCB设计注意事项和经验教训

Keysight 在这项工作中采取的很多做法是之前未曾尝试过的，至少未曾在这种规模的任务中尝试。在此过程中，他们汲取了一些经验教训：

■ 保持简单的工具链并使用经过验证的方法。不要一次在新流程中注入太多的变量。

■ 在流程允许的情况下，尽可能多地使用工具自动创建和维护符号及原理图的功能。

■ 对FPGA 进行精细分区。为每个信号bank、电源模块、配置模块、JTAG模块等使用单独的符号。这样做可大幅减少出错的可能性。

■ 让自动化功能创建和维护包含逻辑bank 的原理图图纸。不要将电源、配置和JTAG模块与逻辑模块混在一起，也不要将用户定义的逻辑（包括电容器、电阻器等）放在与I/O 优化图纸相同的图纸上。对设计进行分区，使I/O 优化器能够控制包含逻辑bank 的原理图。

■ 任何基于团队的设计方法，尤其是具有多个FPGA的方法，都要求在设计周期的几个战略点进行项目分叉和合并。在这类情况下，要充分利用工具，需要仔细规划和深谋远虑。

■ 巧妙地将设计划分为可作为同质模块分而化之的部分，以及应用层次结构，使得设计能够从这些模块快速重建，可以显著提高设计团队的效率。

总结

从这一成功案例可以得出结论，将I/O优化部署到能够充分利用其功能的流程中，可以显著缩短PCB设计周期时间，同时实现卓越的设计。

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印制电路板（PCB）信号完整性是近年来热议的一个话题。当我们设计电子产品时，PCB设计过程中处处是陷阱。是德科技设计人员逐渐总结了一些经验法则！如何做50Ω阻抗匹配，如何接地等等。今天，我们要使用这些电路板进行了一些实验。我们会介绍许许多多有趣的东西，例如，将液态氮倒在电路板上。还有，我们还使用EP-Scan仿真工具。我们会将电路板设计文件载入EP-Scan， 以方便仿真每条传输线的实际效应。但仿真与真实结果一定不尽相同。为此，我们使用VNA矢量网络分析仪来量测每条传输线的实际效率。接着我们要看看哪些传输线是好的，哪些有问题。我们将测试我们的经验法则，看仿真与真实结果的差异。