解析信号完整性的四个主要问题

2023-12-08 是德科技 Keysight Technologies知乎
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信号完整性就是研究信号在传输过程中的保真度问题。数字信号在传输的过程中,由于阻抗匹配、串扰等原因导致信号变差。信号完整性是信号传输的一个综合指标,它涵盖了发送端、接收端以及传输路径中的印刷电路板PCB、连接器、线缆或其他无源器件对信号的影响。各种总线协议都对这些部分有相应的定义,例如PCIe总线。


高速串行总线和传统并行总线对比

数据中心利用发射系统和接收系统之间的通道,可以准确有效地传递有价值的信息。如果通道性能不佳,就可能会导致信号完整性问题,并且影响所传数据的正确解读。因此,在开发通道设备和互连产品时,确保高度的信号完整性非常关键。测试、识别和解决导致设备信号完整性问题的根源,就成了工程师面临的巨大挑战。 信号完整性问题可能包括串扰、时延、振铃和电磁干扰。尽早解决信号完整性问题,可以让您开发出可靠性更高的高性能的产品,也有助于降低成本。


这些参数变化速度越快,信号完整性问题越严重。

信号完整性的四个主要问题

•单一网络上的信号质量-由于信号及回路阻抗不连续造成的反射和信号失真

•网络间的串扰(Cross Talk)- 网络间存在的容性耦合和感性耦合

•轨道塌陷噪声(Rail-Collapse Noise)-电源与地分布网络中,电源和地路径的电流发生变化时在电源路径与地路径间阻抗上可产生压降

•电磁干扰 - 噪声源、辐射传播路径和天线


信号频率和上升时间的关系

在常见的高速数字信号中,我们有个经验值是:某信号的上升时间是它周期的10%。例如 10MHz信号的上升时间是10ns 100MHz信号的上升时间是1ns 1GHz信号的上升时间是100ps


低频信号也可能有信号完整性问题

通常大多数人按照信号频率来辨别某信号是否属于高速信号,是否需要考虑信号完整性问题,例如以100MHz为界限。100MHz以下的信号不考虑信号完整性问题。


但是随着芯片技术的提升,可以生产更小尺寸的晶体管门沟道。当门的沟道长度越短,空穴和电子需要移动的距离也越短。这意味着门可以在更短时间切换状态,在波形上表现为上升时间的提升。这将使信号完整性问题更明显。 而芯片厂商为了成本考虑,在生产中尽量使所有的硅晶圆标准化,这样随着芯片尺寸的降低,每个硅晶圆上可以包含更多的芯片。因此有可能一颗低速芯片,它和高速芯片是在同一条产线出产的。这样这颗低速芯片在工作时,也会有较短的上升时间。


因此依靠信号频率来决定在设计中是否要考虑信号完整性问题已经不是很可靠的一个方法。建议在设计中,仔细查询原件spec。在PCBA生产后,进行相关电气参数测量。


仿真和模型

在PCB出图之前,通过设计软件进行信号完整性仿真,可以对信号波形有个初步的印象。仿真结果可以作为PCB设计修正的输入依据。

下图展示了PCIe6.0规范中对各个部分插入损耗的定义。无论是进行仿真还是测试,都需要确保满足这一标准。


PCIe 6.0插入损耗

USB4和Thunderbolt3.0规范中定义的传输通道的回波损耗

下面这张图展示了在USB4和Thunderbolt3.0规范中定义的传输通道的回波损耗。同样地,在OIF规范中,我们也可以找到插入损耗、回波损耗等等的明确定义。这些标准为我们的工程师在PCB设计过程中提供了宝贵的参考依据。


USB4和Thunderbolt3.0规范中定义的传输通道的回波损耗


信号完整性越來越重要

●损坏电路中的敏感器件;

● 造成数字电路的时序问题;

●引起接收机误判;

●各种协会的强制要求


芯片和电子产品一直都在向小型化、高度集成化以及高速化的方向发展,可产品的研发周期却越来越紧迫。这对工程师们来说是一个巨大的考验。


无论是数据中心的产品、还是汽车和工业设备,甚至是我们日常使用的消费电子产品,它们的信号速率都在迅猛攀升!


看看下面这张图,PCIe6.0的速率已经达到了56Gbps,USB4达到了40Gbps,并行总线DDR5也达到了惊人的6.4Gbps,同时,高速总线的调制模式也从以往的NRZ发展到了PAM4甚至更高阶的调制技术。


还有一些新型总线的出现,比如CCIX, GenZ,CXL等等。这些变化给工程师们带来了前所未有的挑战,也使得信号完整性分析变得比以往更加重要。


印刷电路板PCB设计流程

一般来说,当我们分析信号完整性时,我们会关注眼图、时序、阻抗、插入损耗、回波损耗、串扰等等因素。但随着信号速率的不断提高和传输方式的多样化,信号完整性分析的指标也变得更加多样化。在原来的基础上我们还需要考虑ICN、ICR、COM、ILD、BER等等指标。这无疑给信号完整性工程师增加了很大的工作量。


在高速数字电路设计中,硬件工程师通常会将PCB设计交给信号完整性工程师进行分析,他们通过详尽复杂的分析来发现潜在问题和隐患。尽管现如今的信号完整性分析工具功能强大且高效,能够节省大量时间,但整个信号完整性仿真过程仍然是相当耗时的。


此外,信号完整性工程师在公司中的数量通常比硬件工程师少得多,这导致信号完整性分析成为整个PBC设计流程的一个瓶颈。


电气性能扫描软件 EP-Scan(Electrical Performance Scan)

为了突破性能验证的瓶颈,是德科技在今年初推出了EP-Scan(Electrical Performance Scan)电气性能扫描软件,它为我们提供了一种快速检测电气性能的方法,让硬件工程师们能够及时发现初级的SI问题,避免后期可能出现的麻烦。有了它,硬件工程师只需简单的操作,就能进行快速扫描,查看信号的电气特性,找出潜在的信号完整性问题。


当然,对于更复杂的信号完整性分析,依然需要SI工程师们的专业知识和技能,通过深入的分析和仿真来解决。


如何通过简单的三个步骤解决信号完整性分析中的瓶颈问题?

接下来,让我们一起来了解如何三步解决信号完整性分析中的瓶颈问题。

第一步,加载设计和设置。

使用EP-Scan,我们可以轻松加载PCB Layout设计或导入ODB++文件。然后,我们选择特定的网络进行分析,更棒的是,我们还能为这个网络设定测试计划,并选择相应的电器规范(EP-Scan内置了一些电器规范,如PCIE、USB、DDR等),然后根据相应的电气规范对阻抗、延时、插入损耗和回波损耗等指标进行分析。


第二步,进行电气性能扫描。

这个步骤非常简单,只需轻轻按下一个按钮,就能一键运行所有的测试计划。此外,每当我们对PCB设计进行修改时,我们可以再去自动运行EP-Scan里面事先设定好测试计划,以便轻松检查信号完整性问题。这样,我们可以在修改后立即获得反馈,确保PCB设计的稳定性和可靠性。


第三步,生成报告和存档。

在完成信号完整性分析后,EP-Scan可以一键生成详细的报告。这个功能极大地简化了结果的展示和存档过程,避免了繁琐的复制粘贴工作。我们可以轻松地分享分析结果给团队成员或管理层,并记录下PCB设计的进展和改进。这样,我们能够保持透明的沟通和高效的工作流程。


EP-Scan 生成的测试报告

三步解决信号完整性分析中的瓶颈问题


通过这三个简单的步骤,EP-Scan为硬件工程师提供了方便、高效的工具,简化了信号完整性分析流程,节约时间和精力。它突破了性能验证瓶颈,让您专注于PCB设计的优化和改进,更快地将产品推向市场。


PCB的设计过程中处处是陷阱。时间一久,设计人员逐渐总结了一些经验法则!

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