解析CMOS集成电路闩锁效应，探讨闩锁原理及注意事项

时间： 2023-11-24 来源：GLW（数字隔离器专家公众号）

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最近有些用户希望了解更多CMOS集成电路闩锁原理及注意事项，本文中格励微就闩锁原理和使用注意事项做个介绍。

闩锁效应（Latch-up）是CMOS工艺所特有的寄生效应，发生闩锁效应时会导致电路的失效，甚至烧毁芯片。以常见的P衬底CMOS电路为例，下图为一个典型的CMOS反相器工艺剖面图，从图中可以看出，除去正常的CMOS平面结构以外，由NMOS有源区、P衬底、N阱、PMOS有源区构成一个寄生的n-p-n-p结构，寄生的SCR电路等效示意图如下所示，从中可以看出该SCR是由两个BJT管和两个电阻组成一个正反馈回路组成。因此在应用过程中，一旦电源上出现瞬变高压，SCR达到触发条件，就会构成正反馈形成电源和地之间的大电流通路。

CMOS反相器纵剖示意图及寄生SCR等效电路图

在CMOS设计中，为了避免闩锁现象，有很多种改进方法，但主要原理是减小正反馈环路的增益，减小寄生晶体管的放大倍数和寄生电阻阻值都可以有效降低环路增益。设计手段比如降低BJT的放大系数、增加阱的深度、采用外延片等，但在工艺条件确定的情况下，但最有效的方法还是减少寄生电阻，从纵剖图中可以看出，SCR中存在两个寄生电阻，一个是阱电阻，另一个是衬底电阻，当有电流流过寄生电阻时，在电阻上产生压降，促进正反馈的形成。需要注意的是，该寄生电阻随着温度升高，电阻会变大，寄生三极管开启电压变低，漏电流变大，因此在高温下更容易出现闩锁效应。

CMOS版图中保护环

要想降低寄生电阻阻值，可以通过增加多子保护环和少子保护环的方法缩短电流路径，常见的保护环结构如下图所示。目前上述方法已经广泛应用于CMOS集成电路版图设计中，当采用正确的版图设计时，可以有效避免闩锁现象的发生，同时目前的CMOS工艺均有闩锁检查工具，可以帮助检查是否存在闩锁可能。

除去在设计时加入手段可以避免闩锁，在应用时采取措施也可以有效避免闩锁发生，目前在应用电路中可以采取的措施主要有如下几点：

在芯片的电源和地端并联滤波电容，吸收电源上的噪声，降低SCR被触发概率；

在电源端串接限流电阻，当闩锁事件发生时，由于限流电阻的存在，不会造成芯片损伤，但是在电源端串接限流电阻，由于限流电阻的存在，会导致电源电压存在较大压降，到达芯片电源端的电压会显著小于VCC电压，同时该方法并不能彻底避免闩锁现象发生，只能缓解闩锁造成的伤害，因此除非芯片设计中存在缺陷，一般不建议采用该方法进行闩锁防护

目前中科格励微公司推出的新一代电磁型IIC总线隔离器 GLb1250、GLb1251芯片在版图设计中均严格遵守了上述设计规则，在-55℃~125℃温度范围内均可以正常工作。该芯片可以有效代替ADI公司的ADuM125X、TI公司的ISO1540、Si8600等隔离型IIC总线隔离芯片，产品提供塑封SOP08和陶瓷SOP08两款封装。

注意事项：

需要注意的是，ADuM1250产品应用手册中需要在电源端串接200Ω的限流电阻，而ISO1540、Si8600、GLb1250等芯片均不需要在电源端串接限流电阻，由于该限流电阻会产生压降，导致芯片实际的工作电压远小于VDD电压，因此在采用GLb1250替换ADuM1250过程中建议将200欧姆电阻替换为0欧姆电阻。

ADuM1250典型应用电路

ISO1540、Si8600、GLb1250 应用电路

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