一文解析抖动（Jitter）及其对电路设计的影响
抖动（Jitter）指的是周期信号的时间延迟变化，是个时域概念。对于高精度晶振来说，抖动是一个关键参数，用来衡量时钟信号与理想周期性之间的偏差。这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响。由于跟晶振本身的工艺有关，所以在设计中无法避免它能带来的影响，通产只能在设计中留有一定的margin。
抖动分为确定性抖动（Deterministic jitter，DJ）和随机性抖动（Random Jitter，RJ）两种，DJ通常幅度有限，以单位时间表示，可粗略地分为周期性抖动（PJ）、有界不相关抖动BUJ和数据相关的抖动DDJ，RJ为高斯分布，以RMS均方根值表示。随机抖动是在任何周期中都是无法预测的，只能预测其统计特性。最常用于随机抖动的测量是正态分布的标准差，也叫RMS抖动。
相位噪声和抖动是对同一种现象的两种不同的定量方式。相噪抖动是信号偏离理想位置的程度，表示的是时域特征。从频域来看，对应的参数是相位噪声。时间和频域之间的关系互为倒数Time=1/Frequency。在晶振测试中，通常会把抖动和相噪一起测试（如图）。
在整个电子系统中，低抖动对于维持始终信号的稳定性、数据的完整性、数字信号和模拟信号的相互转化中有重要影响。对于通信系统、数据传输等应用中，低抖动的晶振有利于增加数据采样和信号处理的准确性。设计人员通过精心选择电子元件、考虑布局因素以及使用高精度晶振或时钟源来最小化Jitter值。此外，还可以采用先进的时钟技术和信号调理方法，进一步降低Jitter，以满足现代电子系统的严格要求。
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