解析DDR5技术及DDR测试方案
如今，存储器件在计算机、汽车与消费电子产品上可谓无所不在。其中DDR SDRAM(双数据率同步动态随机存取存储器)是最常用的存储器设计技术之一，而随着该技术的发展，其传输速率在日益加快，功耗在日益降低。传输速度加快使得此类存储器的验证难度呈指数上升。存储系统要准确工作，其信号完整性必须满足某种最低要求。因为信号完整性对系统互通性而言非常关键，或者说只有保持信号完整性才能保证不同厂商。
无论对于芯片设计商还是器件制造商来说，DDR内存可谓是无处不在——除了在服务器、工作站和台式机中之外，还会内置在消费类电子产品、汽车和其他系统设计中。每一代新的DDR（双倍数据速率）SDRAM（同步动态随机内存）标准都会在许多方面带来显著改进，包括速度、尺寸和功率效率。同样地，这些改进也会带来新的设计和测试挑战。低功耗DDR（LPDDR）专门用于移动设备，因而具有独特的测试挑战。我们可以赋能您快速准确地测试DDR设计中的所有必要参数，更快地把设计转化为产品推向市场。
今天我们继续为大家带来数字芯片的重要分支：存储器，DDR5技术及完整的DDR测试方案。
什么是DDR？存储器简史
存储芯片，是嵌入式系统芯片的概念在存储行业的具体应用，是通过在单一芯片中嵌入软件，实现多功能和高性能，以及对多种协议、多种硬件和不同应用的支持。存储芯片在电子系统中负责数据存储，是半导体存储产品的核心，其存储量与读取速度直接影响电子设备性能。
存储芯片
存储芯片是数字芯片的重要组成部分，能够存储程序和各种数据，并能在计算机运行过程中高速、自动地完成程序或数据的存取。
DDR从它的英文名称Double Data Rate（英语全稱：Double Data Rate Synchronous Dynamic Random Access Memory，简称DDR SDRAM），简单的说就是双倍传输速率的SDRAM。普通SDRAM内存的工作方式是在一个时钟周期的上升沿触发进行工作。也就是说在一个时钟周期内，内存将工作一次。而DDR的技术使得内存可以在每一个时钟周期的上升沿和下降沿分别触发一次，这样就使得在一个时钟周期内内存可以工作两次，这样就使得DDR内存在相同的时间内能够完成普通内存一倍的工作量。
存储芯片分类
存储器基本分类
存储器主要分为只读存储器ROM和随机存取存储器RAM(random access memory)两大类
ROM：只读存储器
ROM所存数据，一般是装入整机前事先写好的,整机工作过程中只能读出，ROM所存数据稳定，断电后所存数据也不会改变。
RAM：随机存取存储器(random access memory)
RAM是与CPU直接交换数据的内部存储器，它可以随时读写，速度快，通常作为操作系统或其他正在运行中的程序的临时数据存储媒介，当电源关闭时RAM不能保留数据。
DDR SDRAM系统时钟的上升沿和下降沿都可以进行数据传输
DDR5简介
DDR总线经过演进，如今已经发展到DDR5，下图是DDR总线的演进路线：
DDR技术演进
DDR总线
无论是从移动计算、PC、服务器到图形计算等领域，总线从早期的低速简单时序特性，到DFE等技术在DDR5中被应用，内存总线在逐步引入SerDes技术，并逐渐逼近通道传输极限。随着DDR5规范的正式发布，DDR5已开始被服务器CPU和存储器厂商所采用，其具备更高的数据速率、更低的能耗和更高的密度。
DDR5和DDR4的区别
与DDR4相比，DDR5的优势可简单地概括为：
·更高的数据速率 -DDR5最大数据速率为6400MT/s（百万次/秒），而DDR4为3200MT/s，DDR5的有效带宽约为DDR4的2倍。
·更低的能耗-DDR5的工作电压为1.1V，低于DDR4的1.2V，能降低单位频宽的功耗达20％以上
·更高的密度-DDR5将突发长度增加到BL16，约为DDR4的两倍，提高了命令/地址和数据总线效率。相同的读取或写入事务现在提供数据总线上两倍的数据，同时限制同一存储库内输入输出/阵列计时约束的风险。
此外，DDR5使存储组数量翻倍，这是通过在任意给定时间打开更多页面来提高整体系统效率的关键因素。所有这些因素都意味着更快、更高效的内存以满足下一代计算的需求。
DDR物理层测试
为了确保符合行业规范以及与其他器件保持良好的互操作性，您需要对自己的LPDDR/DDR发射机（Tx）和DDR接收机（Rx）设计进行测试。每一代新标准都会对DDR物理层测试提出新要求。DDR 5.0尤其如此，它需要执行完全不同于先前几代标准的、全新的接收机一致性测试。通过与DDR内存规范的制定者JEDEC协会（电子设备与工程联合委员会）密切合作，我们开发出了一系列测量方法，可以依据精确的行业标准进行测试。我们可以帮助您按照最新的行业标准，快速准确地测试您的DDR内存设计，这样您就可以专注于设计工作，而不必分心了解每一代新标准的细节和要求。
应对DDR5测试的挑战
如前文所属，DDR5具备诸多的优势，也极大增加了测试的难度及复杂度。作为测试行业的领导者，是德科技一直以来积极推动JEDEC DDR5规范测试方案的开发，与行业内的头部伙伴共同推动规范的演进和实施，从DDR总线仿真、测试夹具的定义和开发、Rx测试及Tx测试苛刻的抖动质量要求、再到协议测试方法的开发。
是德科技也是唯一一家提供完整DDR5的Tx/Rx物理层到协议测试的方案提供商，如下所示：
图：是德科技DDR5测试方案
针对DDR生态链中的不同产品形态，是德科技都提供完整的解决方案，如下图，包括发射端测试、接收端测试、协议测试等等，我们在下文会分别予以介绍。
图：是德科技完整的DDR产品形态解决方案
1 DDR5发送端测试
随着信号速率的提升，SerDes技术开始在DDR5中采用，如会采用DFE均衡器改善接收误码率，另外DDR总线在发展过程中引入训练机制，不再是简单的要求信号间的绝对建立保持时间，在DDR4的时代开始使用眼图的概念，在DDR5时代，引入抖动成分概念，从成因上区分解Rj，Dj等，对芯片或系统设计提供更具体的依据；在抖动的参数分析上，也增加了一些新的抖动定义参数，并有严苛的测量指标。
针对这些要求，是德科技提供了完整的解决方案。基于是德科技10bit ADC的UXR示波器，配合D9050DDRC软件，及高阻RC探头MX0023A，及Interposer，可以实现对DDR信号的精确表征。
图：基于UXR的DDR5发送端测试图
2 DDR5接收端测试
随着DDR5信号目标速率持续提升，链路的ISI和串扰问题愈发明显，在DDR芯片颗粒端信号可能已经闭合，为了保证误码率，在DDR5芯片中引入了VGA+DFE的结构，使得均衡后内部眼图重新展开。所以传统的只在 DDR memory端测试眼图的方法在DDR5时代并不是一个合理的方法，是德科技针对这种情况，推动了DDR5新的测试方法，即Rx测试。
下图为基于UXR示波器及M8020A误码仪的接收端校准和测试组网：
是德科技和协会及相关公司共同定义了测试夹具，如CTC2测试基板夹具，Device芯片测试夹具卡。接收端测试包括如下测试内容：DQS Voltage Sensitivity，DQ Voltage Sensitivity，DQS Jitter Sensitivity，DQ Stressed Eye，CA Voltage Sensitivity，CA Stressed Eye，DQS2DQ，DFE Characterization等。
3 DDR5协议测试
JEDEC的规范中，定义了如下图中的参数要求，是德科技的U4164A逻辑分析仪，可用于DDR5协议测试。B4661A软件可以支持这些参数的实时和后分析功能，分析判断测试结果是否符合规范的范围要求，并且可以跟踪测量结果，对于违规的测量参数可以跟踪到波形界面，从而定位命令和操作的根源问题。
DDR协议测试示意图
4 DDR5芯片颗粒及DIMM测试
针对DDR5，如下图所示为DDR5的DIMM测试方案，基于U4164Ax4及Futureplus公司FS2600 DDR5 RDIMM/LRDIMM Interposer夹具。另外，针对芯片颗粒的测试，KEYSIGHT也提供W5643A DRAM BGA Interposer。
图：DDR5的DIMM测试方案
5 DDR5测试总结
是德科技为DDR测试提供了最完整的解决方案，如下图：
图：是德科技DDR测试完整解决方案
DDR测试解决方案总结如下：
基于ADS软件的DDR设计仿真开发方案；基于UXR高性能示波器的发射端信号参数测试调试；基于UXR高性能示波器及M8020A误码仪的接收端测试；基于U4164A逻辑分析仪的协议和系统及调试分析。
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实验室地址： 深圳/苏州 提交需求>
根据用户的接口模块，使用是德示波器及夹具查看实时眼图演示，测试USB/MIPI/DDR/SATA/HDMI协议,支持最高到1.2GHz的实时眼图协议测试。支持到场/视频直播测试，资深专家全程指导。
实验室地址： 深圳 提交需求>
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