智多晶SA5T-100系列FPGA DP IP简介

2024-06-20 智多晶公众号
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1、DP（DisplayPort）接口介绍

DisplayPort是由美国视频电子协会(VESA)在2006年5月提出的一种新型的数字显示接口规范，旨在支持内部和外部数字显示器连接。


Display Port图像显示接口不仅传输率高，而且可靠稳定，其接口传输的信号由传输图像的数据通道信号以及传输图像相关的状态、控制信息的辅助通道信号组成，具体包含DisplayPort数据传输主要通道(Main Link)、辅助通道(AUX Channel)与连接(Link Training)。


DisplayPort 的外部应用包括 PC、显示器和投影仪之间的显示连接，还适用于高清内容应用程序（如光驱播放器、移动设备、个人录像机和电视）之间的连接。


2、智多晶SA5T-100 FPGA介绍


2.1、SA5T-100 FPGA概述

西安智多晶微电子有限公司的SA5T-100 FPGA属于Seal（海豹）5000系列器件，本系列器件建立在一个优化、高性能28nm工艺基础之上。通过使用低成本设计，并将新架构与多个优化功能的嵌入式模块融合来实现高速FPGA，使系统设计师在降低成本的同时又能够满足不断增长的高性能应用要求。对无线和有线通信、工业控制，图像处理，人工智能，数据处理中心及云信息等行业中的低功耗，高性能的大小型应用，本系列FPGA无疑是最理想的选择。


2.2 SA5T-100 FPGA特性

超大的逻辑资源

⚫  101,978等效逻辑单元

⚫  多达300个用户I / O


高性能可编程逻辑单元

⚫  采用6输入查找表（6-LUTs）

⚫  双5-LUTs选项


低功耗器件

⚫  先进28nm高性能铜CMOS工艺

⚫  核电压1.0V


嵌入式和分布式存储

⚫  Fmax = 500 MHz

⚫  嵌入块存储容量为18Kbit/36Kbit, 总容量高达5,616Kbits

⚫  高达2,040Kbit的分布式存储


增强的乘法器块

⚫  Fmax = 500 MHz

⚫  内置多个9x9/18x18/25x18具备预加法的串行乘法器, 算数逻辑单元(ALU)，两层叠加实现DSP处理密集型应用


灵活的片内时钟

⚫  最多32个全局时钟

⚫  高达24个延时锁相环（DLL）用于高速I/O接口

⚫  高达7个内置通用PLL、提供倍频、分频、相位转移、展频等系统时钟

⚫  精度为±5％的片上振荡器


集成高速串行接口（SerDes）

⚫  集成2个4通道高速SerDes

⚫  数据速率6.6 /10.3 Gbps


3、智多晶DP IP规格介绍

⚫  支持TX/RX controller

⚫  支持VESA DisplayPort Standard V1.1a and V1.2a.

⚫  支持1、2、4 lanes

⚫  支持每lane线速率1.62、2.7、5.4Gb/s.

⚫  支持1、2、4像素宽度接口

⚫  支持RGB、YCrCb像素格式，色彩量化位宽最高支持16bit

⚫  支持1 Mb/s AUX通信

⚫  支持eDP与DP接口

⚫  支持自定义EDID 

⚫  支持最高4K@60Hz显示

⚫  支持APB控制接口与Native图像接


4、DP DEMO介绍

4.1 DP DEMO程序结构

DEMO逻辑部分由DP TX/RX Controller、retimer_vtc与MCU构成。


retimer_vtc：缓存一行RX Controller输出的图像数据，保证TX Controller输入的每一行图像数据都是完整的。


MCU：实现对DP TX/RX Controller的初始化配置，同时也负责控制整个DEMO的工作流程与调试信息的打印。

图2-1 DEMO程序结构示意图

4.2 DP DEMO硬件结构

DP DEMO使用智多晶IST060_SA5Z_100_D0_8F676_EVB_V2开发板作为底板，经过FMC接口外接IST060_SA5Z_100_D0_8F676_DP_V3子板，子板搭载了DP与EDP接口。


显示屏使用京东方（BOE） MV270QUMNM1 4K@60Hz显示屏。


图2-2 DEMO硬件结构示意图

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2021/07  - 智多晶  - 数据手册  - 版本1.2 代理服务 技术支持 采购服务 查看更多版本

智多晶FPGA选型表

FPGA选型参数：28nm hpc+工艺，自 LUT6 架构，嵌入MCU，30K~325K LUT4，内置100/200/400个25X18/18X18/9X9专用乘法器，硬核 Memory DDR controller，PCIe-Gen2/3，1Mbps/s 采样，12bit ADC，支持 DDR4-1866Mbps，LVDS 1.25Gbps，Serdes 3.1Gbps~12.5Gbps，3D 合封 DDR2、DDR3 、DDR4

产品型号
品类
封装
LUTS
Flip-Flops
Slices
CLB
Flash(Kbits)
Max Distributed Ram (Kbits)
Embedded memory （Kbits）
Number of Block SRAM(9 Kbits/block)
Embedded 18x18multipliers
General purpose PLLs+DLLs
Global Clock Networks
User I/O Banks
Max user I/O(注1)
SL2E-5E-8W81I
FPGA
81-ball WLCSP,0.4mm
5040
5040
2520 (LUT:FF=1:1)
630
512
40
108
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16
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16
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199

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SA5Z-30 FPGA 器件概述

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型号- SA5Z-30-D3-U256,SA5Z-30,SA5Z-30-D0-U324,SA5Z-30-D1-U213,SA5Z-30-D2-U256,SA5Z-30 系列,SA5Z-30-D2,SA5Z-30-D0-8U324C,SA5Z-30-D3,SA5Z-30-D0,SA5Z-30-D1

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型号- SA5Z-30-D1-U213,SA5Z-30-D2-U256,SA5Z-30-D2,SA5T-325,SA5Z-30-D3,SA5Z-30-D0,SA5Z-30-D1,SA5T-100,SA5T-366,SA5Z-50,SA5Z-30,SA5Z-30-D0-U324,SA5Z-30-D0-8U324C

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