一文了解荣湃双通道隔离驱动器Pai8233X系列的应用设计指南

隔离栅极驱动器的应用场景较为复杂和多样，在一些高频、大功率和存在噪声的场景下，隔离栅极驱动器可能会出现误动作甚至导致器件损坏。同时，不合理的PCB布局和外围电路设计也可能会导致上述问题。因此，本文基于Pai8233X系列隔离栅极驱动器，从芯片的基本应用建议、芯片高压侧多路供电方案到栅极驱动器中输入窄脉冲的影响，讨论了芯片在应用过程中可能存在的风险，旨在给出适当建议缓解上述风险带来的不利影响。

一、应用建议

1.1供电选项

图1 Pai8233X(WB SOIC-14)引脚定义及去耦电容的连接

Pai8233X(WB SOIC-14)的引脚定义如图1所示，其逻辑侧供电范围为3-5.5V；高压侧的VDDA/VDDB能够接受最大25V的工作电压，而其供电的下限则需参考不同型号的UVLOon。此外，为减少电源纹波和过电压应力事件，在逻辑侧推荐VCCI引脚至GND引脚采用100nF和1μF的低ESR和低ESL的陶瓷电容并联组合。同理，在高压侧推荐VDDX引脚至VSSX引脚采用100nF和10μF的低ESR和低ESL的陶瓷电容并联组合。如无充裕布板空间，至少应保证逻辑侧VCCI引脚至GND引脚接有100nF、高压侧VDDX引脚至VSSX引脚1μF的去耦电容。需要注意的是，去耦电容应紧邻VCCI/VDDX引脚和GND/VSSX引脚放置。

1.2考虑设置输入端口滤波器

当输入信号在PCB上的走线较长或由于布局不理想而导致输入信号存在噪声，推荐在INA和INB端口设置RIN-CIN滤波器以滤除这些噪声，如图2所示。通常推荐RIN为0-100Ω和CIN为10-100pF的组合。具体阻值和容值的选择，需要考虑信号的抗扰性能和传播延时的良好平衡。例如，由RIN=51Ω和CIN=33pF组成的低通滤波器的截止频率约为100MHz。另外，其他输入端口，如DT和DISABLE脚也可设置RC滤波器以获得更好的抗噪性能。

图2 Pai8233X输入端口滤波器

1.3栅极驱动电阻选择

图3 栅极驱动电阻

栅极驱动电阻如图3所示。合理的栅极驱动电阻选择能够有效改善由功率管开关时寄生电感/电容、高dv/dt、高di/dt和体二极管反向恢复造成的振铃。同时也有利于改善EMI问题，以及调整栅极的驱动能力以减少功率管开关损耗。栅极驱动电阻直接影响到驱动电流、开关损耗和上升/下降时间。另外，栅极驱动电阻的选择也影响芯片的散热，利用串联栅极驱动电阻能够使得一部分热量通过该电阻散热。因此，设计者需要综合系统的性能参数，选择合适的栅极驱动电阻。

还需说明的是，峰值源/灌电流还受PCB布局和负载电容的影响，同时栅极驱动器环路中的寄生电感会减缓峰值栅极驱动电流，并造成过冲和下冲。因此，在PCB布局上，要使驱动环路尽可能地短，以减少上述问题的影响。

1.4 PCB布局指南

• 良好的PCB布局对于提升功率管开关性能至关重要，一般而言，在PCB布局时，推荐遵循如下原则：

• 为抑制电源纹波和提升稳压性能，低ESR和低ESL的陶瓷电容需连接至器件VCCI和GND、VDDX和VSSX之间，并确保去耦电容尽可能靠近器件的电源引脚和地的引脚。

• 确保芯片的电源引脚对地的距离要尽可能地短。因为过长的电源对地走线会存在较大的寄生电感，从而导致器件更容易遭受过电压应力的风险。如果PCB为多层板，推荐在VDDX和VSSX之间设置足量的过孔连接，但应注意不要与其他涉及高压的走线和覆铜相连接。
  

• 为避免在开关节点(如图3 USW)上产生负瞬态，需确保上下管的源极之间的走线尽可能地短，以减少二者之间的寄生电感。
  

• 推荐在DT和DISABLE引脚附近设置旁路电容，以提升该端口的抗噪性。
  

• 为确保隔离驱动的爬电距离、电气间隙等隔离性能不受影响，不建议在芯片下方放置任何PCB走线、覆铜、焊盘和过孔。
  

• 当芯片驱动功率管时，OUT存在非常高的 di/dt，OUT环路PCB走线寄生电感会导致EMI和电压振荡问题，因此，芯片应尽可能靠近功率管，OUT走线尽可能宽，环路走线尽可能短，以降低环路寄生电感。
  

• 当负载电容较大或开关频率较高时，芯片的功耗也会随之增大，因此在PCB设计时，热量的传导也应被考虑在内。推荐增加高压侧VDDX和VSSX的覆铜，尤其是增加VSSX的覆铜面积。另外，在栅极驱动电阻上也会消耗一部分热量，因此也需要注意栅极电阻的选择。
  

备注：以上PCB布局指南在实际的应用中可能难以全部满足，但以上指南的前两点应尽可能地实现。主要原因是在实际产品应用过程中，芯片损坏的主要原因之一便是EOS损伤，而导致此损伤的根因一般是去耦电容摆放的位置离芯片较远或是电源引脚对地的距离较远。而其他布局推荐则需要根据实际系统对栅极驱动器的抗扰性、隔离性能、负瞬态要求和散热性等要求，对PCB的布局作适当权衡。

下图为Pai8233X系列外围器件布局实例图：

图4 Pai8233X外围器件布局示例

2 Pai8233X系列供电方案

常见的供电方案有Flyback供电方案和自举电路供电方案，以下将介绍这两种方案的实现。

2.1为隔离栅极驱动器设计自举电荷泵电源

下图展示了Pai8233X自举电路的典型应用。

图5 Pai8233X自举电路应用框图

如图5所示的自举电荷泵电源，能在保证顺利驱动上下管的前提下减少一路电源的供电。可从图5中看到，自举电路由自举电阻、自举二极管和自举电容组成。以下给出了自举电路中电阻、二极管和电容的选取原则：

2.1.1自举二极管的选取

自举二极管用于防止上管导通期间VDDA引脚处电压向供电VDDB倒灌。自举电容CBOOT在下管导通期间通过供电VDDB充电，自举电容充电的过程中会存在尖峰电流，因此二极管中的瞬态功率耗散可能是显著的。导通损耗也取决于二极管的正向电压降，同时二极管反向恢复损耗也会一定程度上影响栅极驱动器的总功耗。当选择外部自举二极管时，建议选择高电压、快速恢复二极管或具有低正向电压降和低结电容的SiC肖特基二极管，以便将损耗最小化。

2.1.2自举电阻的选取

自举电阻RBOOT用于减少自举二极管的涌入电流并限制VDDA-VSSA在每个开关周期的电压上升速率，特别是当VSSA（SW）引脚具有较大的负瞬态电压。RBOOT的推荐值在1Ω和20Ω之间，具体取决于所使用的二极管。举个例子，选择2.2Ω的限流电阻器来限制自举二极管的涌入电流。则通过DBOOT的估计最坏情况峰值电流为：

其中，VBDF为通过电流为8A时二极管的正向管压降。

2.1.3自举电容的选取

自举电容CBOOT用于在上管导通期间维持稳定的上管栅极驱动电压，并允许高达6A的栅极驱动电流瞬变。每个开关周期所需的总电荷可以通过下式计算：

• 其中，QG为功率管的栅极电荷；

• IVDDA通道在工作频率下空载时的自电流损耗；

• ΔVVDDA为VDDA的电压纹波；

• VGA功率管栅极开通电压；

• RGA功率管栅源电阻；

• TSW/TON分别为开关周期和开通时间。

需要注意的是，由于直流偏置电压和温度变化引起的电容偏移，CBOOT的实际选取值总是大于计算值。

2.2为隔离栅极驱动器设计Flyback供电电源

下图展示了Pai8233X Flyback供电方案的典型应用框图。

图6 Pai8233X Flyback供电方案应用框图

通过Flyback变换器，能够使得VDDA与VDDB实现隔离，Flyback变换器除了易于实现外，相比于自举电路供电方案，其隔离栅极驱动器的A通道的对地电压应力更小。因此有条件的前提下，更加推荐采用Flyback供电方案实现隔离栅极驱动器高压侧的多路供电。

对于上述的Flyback电路，在电路的原边涉及到PWM控制，可能会给设计者带来额外的工作量，更为方便的做法是直接采用集成了MOSFET的Flyback控制芯片来代替上述的MOS管。以Flyback控制芯片BD7F105EFJ-C为例，下图展示了其典型Flyback应用电路：

3. 隔离栅极驱动器电路中窄脉冲宽度的影响

在某些大功率、高频的电源拓扑中，来自于电源、栅极或输入振铃的噪声耦合可能会导致栅极驱动器工作异常甚至损坏。极端占空比(接近0或100%)以及ns级的导通/关断时间可能会导致出现过电压应力(EOS)从而损坏栅极驱动器。以下内容将从窄脉冲发生的原因、影响因素、导致结果和设计建议几个方面具体阐述。

3.1典型MOSFET开通/关断时间

典型MOSFET的开通/关断周期如图8所示，栅极驱动器的输出级为MOSFET的栅极充电，来达到给定MOSFET的目标栅源电压(VGS)，以及在米勒平坦区域期间施加最大驱动强度，以将栅极充电至最大驱动电压。当栅极达到目标电压VGS且栅极电流(IG)为零时，此时MOSFET便完成了一个完整的开通周期。需要注意的是，规格书中的最小脉冲宽度规格只描述了空载驱动器(COUT=0pF)的功能，而不保证在其他情形下该脉冲是有效的。因此，在不同场景下，最小脉冲宽度都是不同的，最小脉冲宽度在特定系统中一般受栅极电容、VDD供电电压、栅极电阻、峰值电流和PCB寄生参数等因素影响。

图8 典型MOSFET开通/关断周期

3.2功率级中发生窄输入脉冲的原因

AC/DC电源将电网侧交流输入电压转换为稳定的DC电压，该器件包含功率因数校正(PFC)级，可减少谐波并保护电网。在图腾柱PFC 配置和三相全桥PFC设计中，在每个交流输入过零处，对于快速开关MOSFET，占空比非常短。在某些设计中，通过在过零处实现软启动，以避免出现较大的电流尖峰。在这种类型的设计中，在过零后重新启动时，可以将电源开关的占空比控制在一个非常低的值。

在硬开关直流/直流转换器系统中，输出电压会在负载暂态期间（无论是从空载到高负载，还是从高负载到低负载）波动。在这些条件下，主驱动器可以发送超低或高占空比命令来根据外部电压环路反馈信号进行调整。

图9 窄开通脉冲和窄关断脉冲示意

3.3窄输入脉冲对于隔离栅极驱动器的影响和后果

栅极驱动器的输出级在切换MOSFET开通/关断状态时提供源电流和灌入电流，在Pai8233X内部有一个上拉和下拉结构，以便于缓冲输入信号的同时，提供足够的驱动能力对栅极电容进行充放电，图10提供了Pai8233X系列隔离驱动器某一通道的输出结构。

栅极驱动器输出级示意

在收到窄导通脉冲情况下，驱动器在几十ns后又收到关断信号，此时MOSFET导通过程尚未完成，内部图腾柱上拉级仍持续传导非常高的电流(IG>>0)。并且，在实际栅极驱动电路中，存在与VDD串联的PCB布线的寄生电感Lpcb（如图11所示），同时也存在内部驱动器寄生电感Lbw。因此，VDD处的总电感通常会超过10nH。当驱动电流突然被切断时，较大的寄生电感会导致显著的电压尖峰，从而导致电压超过建议运行条件，在某些情况下甚至超过绝对最大额定值，这成为窄脉冲损坏隔离栅极驱动器的主要原因。

同样，窄关断输入脉冲（接近100%占空比）也可能导致OUT和VDD过载。在窄关断脉冲情况下，当驱动器收到导通命令时，MOSFET关断过程尚未完成，内部图腾柱下拉级仍持续传导非常高的电流(IG>>0)。大寄生电感和突然的电流变化会导致输出引脚上出现显著的电压尖峰。当OUT电压高于VDD电压时，它也会进一步对VDD引脚施加应力。栅极关断电流路径和寄生示意如图12所示。

图12 栅极关断电流路径和寄生

结合上述说明，可以得知窄输入脉冲的主要影响是高di/dt使得较大的寄生电感感应出显著的电压尖峰。di/dt的影响因素包括窄脉冲宽度（如图8所示，发生开通/关断的时机越早，对应的栅极电流越大）、和栅极偏置电压、栅极电阻、栅极电容等因素。因此在设计时，需要在驱动能力和考虑窄脉冲的影响之间作一定的权衡。

3.4缓解窄输入脉冲影响的手段

下表展示了在实际系统设计时，易受窄脉冲影响的驱动器外围电路设置的场景以及对应的解决方法。

表1 易受窄脉冲影响的场景和缓解手段

3.5非理想PCB布局下窄脉冲宽度限制

实际PCB布板时，可能难以实现理想PCB布局，如去耦电容离芯片管脚(电源经去耦电容到地的环路)距离大于2cm。在这类情况下，建议严格限制窄脉冲宽度以保护器件在安全的工作范围内运行，通常需要限制脉冲宽度为大于100ns。