【经验】超小型时钟发生器Si51210如何更改设置以减小输出频偏？

时间： 2020-08-19 来源：世强

技术问答

SILICON LABS的Si51210是一款封装TDFN-6，尺寸仅为1.2x1.4x0.75mm的超小型时钟发生器，该发生器可以产生1到2个3~170MHz的输出，同时，其通过工厂编程，可提供定制的输出频率和控制输入，被广泛应用于数码相机，IP电话，智能电表以及便携式设备。下图为Si51210的内部示意图：

从上图可以看出，Si51210通过SSCLK1和SSCLK2进行配置频率的输出，那么在配置输出时，如何配置以减小输出频偏呢？本文以输入27M晶体、输出27M和100M为例进行说明。

首先打开ClockBuilder Pro软件，选择Si51210，并在Input Mode and Frequencies选项下面，配置输入为27M，输出为27M和100M。

然后下一步：

打开design report 设计文档，如下图所示，配置输出的100M实际并不是100M，只有99M。

我们再次回到Input Mode and Frequencies页面，将27M的Output Clock，改为Ref Clock，如下图所示：

这个时候，再次打开输出的频率计划文档，可以看到配置的100M输出，是0ppm。

通过以上设置可知，改变输出方式，即可实现减小输出频率的频偏，另外需要注意，Si51210有两个输出端PIN4和PIN5，这两个输出端电压都来自于VDD，输出电压与VDD完全一致，不支持输出不同的电平电压。

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