【经验】西安智多晶5000系列FPGA内嵌MCU调试测试指南
西安智多晶推出的Seal 5000 FPGA SA5Z-30系列内部合封Cortex M3硬核，最高主频可达200Mhz，32KB数据RAM和128KB指令RAM。内部合封DDR控制器，可支持DDR1、DDR2、DDR3系列DDR SDRAM存储器产品。内部合封的DDR2存储器容量可选128/256/512Mbits，最高频率可达400Mhz。本文针对FPGA内嵌M3硬核的使用做简洁的开发过程介绍，深入研究可基于平台提供的例程展开或者和世强技术专家交流。
首先创建CM3测试工程，创建编辑cm3_top.v文件，实例化内部Cortex M3内核，定义逻辑连线。配置MCU内部参数，启用PLL倍频输出200Mhz提供内部MCU时钟输入源。可参考世强硬创平台提供的FPGA源代码工程，快速完成FPGA代码配置内部合封Cortex M3 MCU。
defparam inst.PCLK_DIV = 0; // 分频 PCLK_DIV 0-7 "PLL_USRCLK"
defparam inst.CORECLK = "CIB_CLK"; // 时钟来源 "CLK_TREE" "CLK_PAD" "PLL_OUT" "CIB_CLK"
defparam inst.RSTN_ENABLE = "TRUE";
defparam inst.MTXCLK = "CORECLK"; // AHB总线时钟 "CORECLK" "SOURCECLK"
defparam inst.CORECLK_EN = "TRUE";
defparam inst.CORE_SET = "TRUE";
genvar i;
generate
for(i=0;i<32;i=i+1)begin:setb
assign GPIO[i] = GPIOOEN[i] ? GPIOO[i] : 1'bz;
end
endgenerate
assign PLL_CLKIN = MAIN_CLK;
assign swddio = int_jtag_tmsoen ? 1'bz:int_jtag_tmso;
然后创建编辑物理约束文件fpga_cm3.upc，定义时钟信号MAIN_CLK对应A4引脚，复位信号NSRST对应M15引脚，NTRST信号对应F14引脚。调试信号swddio对应H14引脚，swdclk对应G14引脚。外部时钟输出引脚CLKOUT对应 J13引脚，可以通过示波器观察MCU内核时钟频率。全部编译后生成位流文件，在线下载到SA5Z-30开发板。
#FPGA_CLK2,A4 25Mhz //采用25Mhz有源时钟
phycst.pin.set {MAIN_CLK} A4
phycst.pin.set {swddio} H14 -attr "PULLMODE=UP"
phycst.pin.set {swdclk} G14 -attr "PULLMODE=NONE"
phycst.pin.set {NSRST} M15 -attr "PULLMODE=UP"
phycst.pin.set {NTRST} F14 -attr "PULLMODE=UP"
phycst.pin.set {CLKOUT} J13 -attr "PULLMODE=NONE"
打开Keil V5 for ARM编译环境，创建新的工程，设置芯片型号为ARMCM3，使用标准CMSIS库。配置DEBUG设置J-Link仿真器连接FPGA内部的M3内核，识别后如下图所示：
可参考世强硬创平台提供的MCU源代码工程，编译后点击调试按键，进入调试测试界面，快速熟悉基于FreeRTOS的FPGA内嵌M3硬核开发环境。
注意事项：
1、不启用PLL倍频，可以直接使用板载25M或27M有源时钟，向MCU提供时钟源。
2、如果启用PLL倍频，向MCU提供时钟源，最高不超过200Mhz。
3、PCLK_DIV分频配置要和MCU内部__PCLK_DIV配置保持一致，设置范围0~7，表示（0~7+1）分频。
4、MCU时钟配置#define __SYSTEM_CLOCK (__XTAL * 8)和PLL倍频配置一致，__XTAL 有源时钟频率25000000Hz。
- |
- +1 赞 0
- 收藏
- 评论 0
本文由超哥提供，版权归世强硬创平台所有，非经授权，任何媒体、网站或个人不得转载，授权转载时须注明“来源：世强硬创平台”。
相关推荐
【经验】如何在FPGA上实现低成本开根号运算？
开根号运算是科学计算和工程应用中基本而重要的运算之一，在QuartusII和ISE开发软件中，都集成了开根号的ip核，这些底层源码对于用户来说是不可见的，那么如何在西安智多晶的FPGA中实现开根号运算，是本文要探讨的课题。
【经验】智多晶FPGA上实现LTE削峰算法PC-CFR
CFR算法是一种直接在数字域上面处理的方法，对于超出设定门限值的信号，直接在数字域上进行处理和消除。目前CFR算法有PW-CFR、NS-CFR和PC-CFR，常用的还是PC-CFR，其削峰能力最佳，本文就针对PC-CFR算法，在智多晶AD9365射频开发板上进行测试和实现。
【经验】解析智多晶合封系列FPGA中DDR2的应用
合封系列FPGA可以应用在需要大量缓存数据的场合，比如工业数据采集卡、视频处理应用以及无线通信中的数据采集板，如果各位读者朋友们有需要用到FPGA+DDR2架构的，可以联系智多晶，智多晶会提供完整的DDR2 Control IP，甚至亲手为用户写好应用层部分的程序，并为用户调试好。
【应用】国产海狮系列FPGA SL2E-5E用于扩展外设接口，集成flash，工作频率高达300MHz
西安智多晶的SL2E-5E是一款集成了5K逻辑单元的小规模FPGA，但是比CPLD容量更大，能实现更多的逻辑设计，同时该FPGA内部集成了Flash，不需要再外接配置用的Flash，简化了电路设计。
SA5Z-30 FPGA 配置用户指南
描述- 本指南详细介绍了西安智多晶微电子有限公司的SA5Z-30 FPGA的配置过程和用户接口。内容包括配置模式（SCM、SSPI、SCPU、MSPI、JTAG）、配置流程、重配置方法（手动和自动）、多片配置方式（ganged和daisy-chain），以及上电期间IO行为。指南还提供了配置接口列表、时序图和参数表，以帮助用户理解和实施FPGA配置。
型号- SA5Z-30
西安智多晶发布软件无线电评估板，基于28nm FPGA芯片SA5Z-30并搭载ECR8661 RF收发器助力研发
为了让无线通信客户更方便评估智多晶FPGA芯片以及国产RF Transceiver，西安智多晶联合智锐星科技为客户打造了一个专业的软件无线电（SDR）评估板，可用于客户前期的项目预研。评估板的核心器件是28nm FPGA芯片SA5Z-30。
SA5Z-30 FPGA 开发板 FPGA 参考设计
描述- 本文档提供了西安智多晶微电子有限公司SA5Z-30 FPGA开发板的FPGA参考设计，旨在帮助用户快速上手。文档详细介绍了开发环境、相关文档、工程目录结构、工程复现过程，并提供了多个参考设计示例，包括UART、DDR_TEST、PHY_LOOP、HDMI_UART和HDMI_OV5640等。
型号- SA5Z-30,SA5Z-30-D1-8U213C
Seal（海豹）SA5Z-30 FPGA 产品手册
描述- 西安智多晶微电子有限公司发布的SA5Z-30 FPGA产品手册详细介绍了该系列FPGA的特性、资源、结构和封装。该系列基于28nm工艺，具备丰富的逻辑资源和高性能可编程逻辑单元，适用于无线通信、工业控制、图像处理等领域。
型号- 海豹5000系列,SA5Z-30-D2,SA5Z-30-ES,SA5Z-30-D0-UBGA324,SA5Z-30-D0,SA5Z-30-D1,SA5Z-30-D1-UBGA213,SA5Z-30-D2-8U213C5,SA5Z-30,SA5Z-30-D1-8U213C4,SA5Z-30-D2-8U213C6,SA5Z-30-D2-UBGA213,SEAL 5000系列,SA5Z-100-D1-8U324C,SA5Z-30-D0-8U324C6,SA5Z-30 系列,SA5Z-30-D1-8U213C,SA5Z-30-D2-8U213C
智多晶FPGA选型表
FPGA选型参数：28nm hpc+工艺，自 LUT6 架构，嵌入MCU，30K~325K LUT4，内置100/200/400个25X18/18X18/9X9专用乘法器，硬核 Memory DDR controller，PCIe-Gen2/3，1Mbps/s 采样，12bit ADC，支持 DDR4-1866Mbps，LVDS 1.25Gbps，Serdes 3.1Gbps~12.5Gbps，3D 合封 DDR2、DDR3 、DDR4
|
产品型号
|
品类
|
封装
|
LUTS
|
Flip-Flops
|
Slices
|
CLB
|
Flash(Kbits)
|
Max Distributed Ram (Kbits)
|
Embedded memory
（Kbits）
|
Number of Block SRAM(9 Kbits/block)
|
Embedded
18x18multipliers
|
General purpose PLLs+DLLs
|
Global Clock Networks
|
User I/O Banks
|
Max user I/O(注1)
|
|
SL2E-5E-8W81I
|
FPGA
|
81-ball WLCSP,0.4mm
|
5040
|
5040
|
2520 (LUT:FF=1:1)
|
630
|
512
|
40
|
108
|
12
|
16
|
2+2
|
16
|
6
|
199
|
选型表 - 智多晶 立即选型
Sealion 2000 FPGA PLL 动态调频应用指导
描述- 本资料为西安智多晶微电子有限公司发布的Sealion 2000 FPGA PLL动态调频应用指导，主要介绍了Sealion 2000系列FPGA中PLL（锁相环）模块的动态调频功能。内容包括PLL模块概述、动态调频测试环境、相关模块说明、PLL原语模块、wb2pll模块等，详细阐述了如何通过WISHBONE接口动态调整PLL输出时钟的频率，实现动态调频功能。
型号- SEALION 2000
【经验】西安智多晶FPGA Sealion2000系列的IP核详解
随着CPLD/FPGA的规模越来越大、设计越来越复杂，调用IP核成为了一种解决方法，因此选型时不仅要评估硬件性能，还要评估IP核是否丰富。笔者服务的LED显示屏项目用了西安智多晶Sealion2000系列，客户问到了IP核相关问题，本文对其进行了整理。
SA5Z-30 FPGA 器件概述
描述- 西安智多晶微电子有限公司的SA5Z-30系列FPGA器件采用28nm工艺，具备丰富的逻辑资源、高性能可编程逻辑单元、低功耗特性、嵌入式和分布式存储、高性能灵活的I/O单元以及合封DDR2/3 SDRAM存储。适用于无线通信、工业控制、图像处理、人工智能、数据处理中心及云信息等行业。
型号- SA5Z-30-D3-U256,SA5Z-30,SA5Z-30-D0-U324,SA5Z-30-D1-U213,SA5Z-30-D2-U256,SA5Z-30 系列,SA5Z-30-D2,SA5Z-30-D0-8U324C,SA5Z-30-D3,SA5Z-30-D0,SA5Z-30-D1
Sealion（海狮）SL2E-7E/V FPGA产品手册
描述- Sealion（海狮）SL2E-7E/V FPGA是由西安智多晶微电子有限公司开发的一款低功耗、高性能的可编程逻辑器件。该器件采用55nm工艺制造，具备丰富的逻辑资源和I/O单元，适用于各种低成本、低功耗的应用。
型号- SL2E-7V-UBGA400,SEALION 2000 系列,SL2E-7V,SEALION 2000,SL2E-7V-E144,SL2,SL2E-7E,SEALION SL2E-7E,SEALION SL2E-7V,SL2S-12E-8F256C,SL2E-7V-U256
智多晶SA5T-100系列FPGA DP IP简介
西安智多晶微电子有限公司的SA5T-100 FPGA属于Seal（海豹）5000系列器件，本系列器件建立在一个优化、高性能28nm工艺基础之上。通过使用低成本设计，并将新架构与多个优化功能的嵌入式模块融合来实现高速FPGA，使系统设计师在降低成本的同时又能够满足不断增长的高性能应用要求。
SA5Z-30 FPGA 数据手册
描述- 本资料为西安智多晶微电子有限公司的SA5Z-30 FPGA数据手册，详细介绍了SA5Z-30 FPGA的特性和应用。该器件属于Seal（海豹）5000系列，基于28 nm工艺，提供丰富的逻辑资源、高性能可编程逻辑单元、灵活的片内时钟、嵌入式和分布式存储、高性能I/O单元等特性，适用于无线通信、工业控制、图像处理、人工智能等领域。
型号- SA5Z-30-D1-U213,SA5Z-30-D2-U256,SA5Z-30-D2,SA5T-325,SA5Z-30-D3,SA5Z-30-D0,SA5Z-30-D1,SA5T-100,SA5T-366,SA5Z-50,SA5Z-30,SA5Z-30-D0-U324,SA5Z-30-D0-8U324C
电子商城
现货市场
授权代理品牌：集成电路
授权代理品牌：分立元件
授权代理品牌：接插件及结构件
授权代理品牌：部件、组件及配件
授权代理品牌：电源及模块
授权代理品牌：电子材料
授权代理品牌：仪器仪表及测试配组件
授权代理品牌：电工工具及材料
授权代理品牌：机械电子元件
授权代理品牌：加工与定制
我要提问
登录 | 立即注册
提交评论