【经验】西安智多晶5000系列FPGA内嵌MCU调试测试指南

2022-10-10 世强
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西安智多晶推出的Seal 5000 FPGA SA5Z-30系列内部合封Cortex M3硬核，最高主频可达200Mhz，32KB数据RAM和128KB指令RAM。内部合封DDR控制器，可支持DDR1、DDR2、DDR3系列DDR SDRAM存储器产品。内部合封的DDR2存储器容量可选128/256/512Mbits，最高频率可达400Mhz。本文针对FPGA内嵌M3硬核的使用做简洁的开发过程介绍，深入研究可基于平台提供的例程展开或者和世强技术专家交流。

                                               

 

首先创建CM3测试工程，创建编辑cm3_top.v文件，实例化内部Cortex M3内核，定义逻辑连线。配置MCU内部参数，启用PLL倍频输出200Mhz提供内部MCU时钟输入源。可参考世强硬创平台提供的FPGA源代码工程，快速完成FPGA代码配置内部合封Cortex M3 MCU。

 

defparam inst.PCLK_DIV = 0;           // 分频 PCLK_DIV 0-7   "PLL_USRCLK"

defparam inst.CORECLK = "CIB_CLK"; // 时钟来源 "CLK_TREE" "CLK_PAD" "PLL_OUT" "CIB_CLK"

defparam inst.RSTN_ENABLE = "TRUE";

defparam inst.MTXCLK = "CORECLK";    // AHB总线时钟 "CORECLK" "SOURCECLK"

defparam inst.CORECLK_EN = "TRUE";

defparam inst.CORE_SET = "TRUE";

 

 genvar          i;

 generate

       for(i=0;i<32;i=i+1)begin:setb

              assign GPIO[i] = GPIOOEN[i] ? GPIOO[i] : 1'bz;

       end

 endgenerate    

       assign PLL_CLKIN = MAIN_CLK;

       assign swddio = int_jtag_tmsoen ? 1'bz:int_jtag_tmso;

 

然后创建编辑物理约束文件fpga_cm3.upc，定义时钟信号MAIN_CLK对应A4引脚，复位信号NSRST对应M15引脚，NTRST信号对应F14引脚。调试信号swddio对应H14引脚，swdclk对应G14引脚。外部时钟输出引脚CLKOUT对应 J13引脚，可以通过示波器观察MCU内核时钟频率。全部编译后生成位流文件，在线下载到SA5Z-30开发板。

 

#FPGA_CLK2,A4 25Mhz                  //采用25Mhz有源时钟

phycst.pin.set {MAIN_CLK}     A4    

 

phycst.pin.set {swddio}          H14 -attr "PULLMODE=UP"

phycst.pin.set {swdclk}           G14 -attr "PULLMODE=NONE"

phycst.pin.set {NSRST}           M15 -attr "PULLMODE=UP"

phycst.pin.set {NTRST}           F14 -attr "PULLMODE=UP"

phycst.pin.set {CLKOUT}         J13 -attr "PULLMODE=NONE"

 

 

打开Keil V5 for ARM编译环境，创建新的工程，设置芯片型号为ARMCM3，使用标准CMSIS库。配置DEBUG设置J-Link仿真器连接FPGA内部的M3内核，识别后如下图所示： 



可参考世强硬创平台提供的MCU源代码工程，编译后点击调试按键，进入调试测试界面，快速熟悉基于FreeRTOS的FPGA内嵌M3硬核开发环境。



注意事项：

1、不启用PLL倍频，可以直接使用板载25M或27M有源时钟，向MCU提供时钟源。

2、如果启用PLL倍频，向MCU提供时钟源，最高不超过200Mhz。

3、PCLK_DIV分频配置要和MCU内部__PCLK_DIV配置保持一致，设置范围0~7，表示（0~7+1）分频。

4、MCU时钟配置#define __SYSTEM_CLOCK  (__XTAL * 8)和PLL倍频配置一致，__XTAL 有源时钟频率25000000Hz。


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FPGA 5000 SA5Z-30 Cortex M3硬核 智多晶 管状电机

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智多晶FPGA选型表

FPGA选型参数：28nm hpc+工艺，自 LUT6 架构，嵌入MCU，30K~325K LUT4，内置100/200/400个25X18/18X18/9X9专用乘法器，硬核 Memory DDR controller，PCIe-Gen2/3，1Mbps/s 采样，12bit ADC，支持 DDR4-1866Mbps，LVDS 1.25Gbps，Serdes 3.1Gbps~12.5Gbps，3D 合封 DDR2、DDR3 、DDR4

产品型号
品类
封装
LUTS
Flip-Flops
Slices
CLB
Flash(Kbits)
Max Distributed Ram (Kbits)
Embedded memory （Kbits）
Number of Block SRAM(9 Kbits/block)
Embedded 18x18multipliers
General purpose PLLs+DLLs
Global Clock Networks
User I/O Banks
Max user I/O(注1)
SL2E-5E-8W81I
FPGA
81-ball WLCSP,0.4mm
5040
5040
2520 (LUT:FF=1:1)
630
512
40
108
12
16
2+2
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