Silicon Labs提供用于加速器卡设计的定制时钟发生器，降低组件数量、PCB面积和整体系统成本

时间： 2021-03-06 来源：Silicon Labs

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加速器卡已针对处理特定应用工作负载进行了优化，增强了服务器的处理能力。通过在服务器主板或背板使用标准PCI-Express (PCIe)连接器，加速器卡可利用GPU、FPGA或专门的ASIC，这需要为PCIe Gen3/4/5或NVLink数据总线、28G/56G SerDes以及通用系统功能使用一系列低抖动参考时钟。SILICON LABS（芯科科技）广泛的可编程时钟发生器解决方案组合可以轻松定制，以便将加速器卡设计中所需的所有参考时钟合并到单一IC解决方案中，从而减少组件数量、PCB面积和整体系统成本。

一、设计注意事项

要为加速器卡选择合适的时钟发生器，首先要梳理设计所需的所有参考时钟、性能水平以及相关时序功能（常称为时钟树）。每个加速器卡都有自己独特的时钟树，但几乎所有的加速器卡都可以使用Silicon Labs 的可编程时钟发生器解决方案来实现。在梳理时钟树和选择理想的时钟发生器解决方案时，建议考虑以下方面：

1、性能：RMS相位抖动是选择时钟发生器之前要审查的格外重要的参数。随着数据速率和带宽水平的提高，参考时钟的RMS相位抖动要求提高了一倍，通常会将系统抖动容许量减半。加速器卡使用PCIe Gen4/5数据总线以及56G/112G SerDes的FPGA/SoC/ASIC都需要具有<500fs RMS相位抖动的参考时钟。建议按照重要性对时钟树进行总结，将RMS相位抖动要求最严格的时钟列在顶部。Silicon Labs 的时钟发生器根据RMS相位抖动性能水平进行分类，便于用户选择符合特定要求的合适器件。

2、频率灵活性：加速器卡设计通常需要不同频率的组合（在不同输出电压下具有不同输出格式级别）。Silicon Labs获得专利的MultiSynth输出分频技术可在高达12输出的整数和分数相关输出频率上提供0ppm合成误差，同时保持处于业界前列的抖动性能。可将每项输出分别设置为特定的输出格式等级、特定的频率和输出电压等级。每个输出的频率不需要相互关联。

3、功能集和集成：Silicon Labs的时钟发生器配备了许多可简化加速器卡设计的功能，例如用于在PCIe 时钟上降低EMI的扩频功能、频率选择功能、输出使能控制、多配置文件选择，以及集成晶体参考源。知道抖动性能非常重要，Silicon Labs的时钟发生器在所有的电源引脚上都纳入了片上LDO，从而实现处于业界前列的PSNR性能。通过片上实现抑制外部电源和板级噪声极大减少了电源滤波所需的外部组件数量，从而降低了电路板空间和成本，并确保了输出时钟抖动性能符合数据表规格限值。

4、定制：Silicon Labs的ClockBuilder Pro软件工具可指导用户针对自己的时钟树要求轻松、逐步地生成特定的配置文件。配置文件完成后，ClockBuilder Pro可针对用户的设计专门分配一个定制部件号，提供相关数据表附录，并允许用户将其保存以备后用。

5、供应情况：在短时间内采购足够的组件满足原型或生产构建并非易事。Silicon Labs采用以解决方案为导向的方法开发灵活、可编程的芯片，此类芯片可通过ClockBuilder Pro轻松配置，从而在制造流程中实现无缝集成，以在2周内为用户提供预编程样品，并在短短4周内完成生产。Silicon Labs的现场编程器还能够即刻对空白设备进行编程，或使用I2C重新配置设备。

二、方框图