【经验】MCU通过SPI接口实现升级FPGA的方法
西安智多晶Sealion2000系列SL2E-5E是集成了Flash的FPGA，含有5K LUTs、12个M9K、16个18x18乘法器以及2个PLL，可考虑用于替换XO2、XO3器件，以及MAX II、MAX V等国外性价比不高的CPLD，在项目应用时，用户往往会考虑远程更新程序的功能，防止设备需要升级程序带来的麻烦，本文介绍一种MCU通过SPI接口实现FPGA程序升级的方法，已经成功应用于客户的实际项目中。
SL2E-5E内部Flash的主存储阵列共16K个地址，每个地址可存储128bit数据，分为CFG和UFM两个区域，其中CFG占12K地址，用于存放用户FPGA程序，剩下4K地址是UFM区域，用于存放用户数据，其中UFM区域的读写控制IP，用户可以在Hq工具里直接调用。
SPI接口
我们会提供给用户一个Verilog程序块，可看成是一个桥接的接口，连接MCU与内部Flash的通道，用户将此程序模块例化到工程里，引出SPI接口到芯片GPIO端口与MCU相连，MCU工程师可以按照一定的送数步骤来实现工作状态中的程序功能更新。桥接原理如图1所示：
注：SPI2WB是智多晶提供的Verilog程序块，用户可当一个黑盒子使用。SPI2WB接口信号描述如下所示：
写接口时序
MCU需要按照一定的时序步骤来进行读写操作，写操作图2所示：
1） 先发0x7E表示要写操作
2） Command是8bit指令编码
3） 24bit操作码opcode1~opcode3，无特殊说明时，操作码为0
4） Write data是写入的数据，注意不是每条指令都带此数据
其中指令编码的定义如下所示：
MCU写操作的步骤
升级程序主要涉及到写操作，用户可以编译一个闪灯的FPGA程序，用于观察更新后是否正常运行的指示，MCU会把FPGA编译后的xfb文件一行行写入到Flash中，并且必须严格按照如下步骤：
1）写 0x74指令 ISC_ENABLE_X 使能EFB 后台模式，opcode1 设为0x08 ，选择访问FLASH ，有效数据长度为5字节，即0x7e头 + command + opcode1\2\3
2）写0x0e擦除指令ISC_ERASE ，opcode1 设为0x01 时，擦除CFG、UFM 区域，需要时间约为8.3ms，有效数据长度为5字节，即0x7e头 + command + opcode1\2\3
3）写0xb4指令 WRITE_ADDR 设定flash地址 以0 开始 ，有效数据长度为9字节，即
0x7e头 + command + opcode1\2\3 + 32位0
4）写0x70指令 PROG_INCR_NV 将数据写入设定的FLASH 地址 ，opcode3为0x01，有效数据长度为21字节，即
0x7e头 + command + opcode1\2\3 + 128位数据
每条0x70指令后需要跟随0xff noop指令 ，noop指令有效数据长度为5字节，格式为：
0x7e头 + 0xff + opcode1\2\3（均为0xff）
Noop指令发送后需要等待 40us以确保flash写入完成。
连续发送xfb文件直到文件发送完成。
注意，xfb文件数据每一行的写入需要倒序，举个例子：
第一行数据从左到右拼成128bit，MCU需要把这128bit数据倒序发送，最低位先发。我们可以提供倒序操作的小工具，可实现xfb文件每一行的倒序。
5）写0xb4指令 WRITE_ADDR 跳转到flash地址 0x2fff ，有效数据长度为9字节，即
0x7e头 + command + opcode1\2\3 + 0x00 + 0x00 + 0x2f + 0xff
6）写0x70指令 PROG_INCR_NV 将数据0x0900000000写入，才能使用内部FLASH 进行正确配置，opcode3为0x01，有效数据长度为21字节，即
0x7e头 + command + opcode1\2\3 + 128位数据（即0x0000_0000_0000_0000_0000_0009_0000_0000）
跟随0xff noop指令 ，noop指令有效数据长度为5字节，格式为：
0x7e头 + 0xff + opcode1\2\3（均为0xff）
Noop指令发送后需要等待 40us以确保flash写入完成。
7） 发送 0x26 指令 ISC_DISABLE 关闭EFB 使能，在访问FLASH 结束后需要发送此指令，有效数据长度为5字节 0x7e头 + command + opcode1\2\3
8）发送 0x79 指令 REFRESH 触发重新配置，有效数据长度为5字节
0x7e头 + command + opcode1\2\3
注：
* 每次cs拉高后，需要等待至少16个sys_clk，此时钟由fpga程序内部自己提供
* 若未特别说明，opcode为0.
* nConfig脚保持为高电平。
总结
SPI2WB接口模块占用2%的逻辑资源，在可接受范围内，用户使用这种方法实现远程升级，需要预留5根GPIO出来与MCU相连，但是第一次烧写可以先用USB下载器来烧程序，或者通过DATA0、DCLK、nCS发送xfb文件到SRAM运行，让FPGA运行起来，之后在正常工作状态下就可以随时随地更新FPGA程序，无需人为到场插线更新。
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SA5Z-30 FPGA 器件概述
描述- 西安智多晶微电子有限公司的SA5Z-30系列FPGA器件采用28nm工艺，具备丰富的逻辑资源、高性能可编程逻辑单元、低功耗特性、嵌入式和分布式存储、高性能灵活的I/O单元以及合封DDR2/3 SDRAM存储。适用于无线通信、工业控制、图像处理、人工智能、数据处理中心及云信息等行业。
型号- SA5Z-30-D3-U256,SA5Z-30,SA5Z-30-D0-U324,SA5Z-30-D1-U213,SA5Z-30-D2-U256,SA5Z-30 系列,SA5Z-30-D2,SA5Z-30-D0-8U324C,SA5Z-30-D3,SA5Z-30-D0,SA5Z-30-D1
智多晶FPGA选型表
FPGA选型参数：28nm hpc+工艺，自 LUT6 架构，嵌入MCU，30K~325K LUT4，内置100/200/400个25X18/18X18/9X9专用乘法器，硬核 Memory DDR controller，PCIe-Gen2/3，1Mbps/s 采样，12bit ADC，支持 DDR4-1866Mbps，LVDS 1.25Gbps，Serdes 3.1Gbps~12.5Gbps，3D 合封 DDR2、DDR3 、DDR4
|
产品型号
|
品类
|
封装
|
LUTS
|
Flip-Flops
|
Slices
|
CLB
|
Flash(Kbits)
|
Max Distributed Ram (Kbits)
|
Embedded memory
（Kbits）
|
Number of Block SRAM(9 Kbits/block)
|
Embedded
18x18multipliers
|
General purpose PLLs+DLLs
|
Global Clock Networks
|
User I/O Banks
|
Max user I/O(注1)
|
|
SL2E-5E-8W81I
|
FPGA
|
81-ball WLCSP,0.4mm
|
5040
|
5040
|
2520 (LUT:FF=1:1)
|
630
|
512
|
40
|
108
|
12
|
16
|
2+2
|
16
|
6
|
199
|
选型表 - 智多晶 立即选型
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型号- SA5Z-30-D1-U213,SA5Z-30-D2-U256,SA5Z-30-D2,SA5T-325,SA5Z-30-D3,SA5Z-30-D0,SA5Z-30-D1,SA5T-100,SA5T-366,SA5Z-50,SA5Z-30,SA5Z-30-D0-U324,SA5Z-30-D0-8U324C
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