【经验】智多晶FPGA借用synplify工具进行综合生成网表文件的方法

时间： 2021-06-16 来源：世强

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智多晶 FPGA编程调试软件Fqfpga不支持VHDL语言编写的程序，所以需要使用第三方synplify工具进行综合生成网表文件，再用综合后的.edn网表文件导入到Hq工具中布局布线和编译。具体的做法如下：

1）安装Lattice Diamond编译软件，安装后，就有synplify，具体软件安装可以百度查询。

2）打开Synplify

新建Project，先新建一个文件夹，用于存放工程，例如synplify_prj

3）添加源码文件，添加结束后，如下图所示，注意，顶层文件top.v要处于最底部。

注意： 1，top.v顶层文件一定要拖动最底部；2，要添加sealion_syn_prim.v文件，这个是Hq的原语文件，路径在Hq编译工具目录\build\common\syn\verilog\XIST下。

4）修改器件名字，注意，器件一定要选红框里的器件，其余保持默认即可。

5）点击RUN按钮进行综合，综合1分钟左右就完成。

6）找到Synplify Project工程目录下的edn文件，这个就是程序的网表。

7）新建Hq工程，填入你们的工作目录，工程名称，选择器件，输入类型选择EDIF网表。

8）下一步，添加网表和引脚绑定upc文件。

9）设置，生成二进制文件格式打钩，就会生成bin文件，用于固化到外部Flash里，布线的优化强度，选择最高等级。

10）点击全部运行

11）烧写bin文件

板子上电，插上USB烧写器，先点击检测器件，如果能查得到器件型号，说明USB烧写器没问题，接下去可以点击下载到Flash，即可完成烧写，烧完之后重新上电。

借助Synplify工具综合网表，不仅能解决VHDL语言问题，还可以缩短编译时间；如果全程由Hq工具来编译，需要太长时间，效率太低。Hq工具现在修复和改进中，预计未来会有更好的表现。

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