【经验】西安智多晶FPGA Sealion2000系列的IP核详解
随着CPLD/FPGA的规模越来越大,设计越来越复杂,设计者的主要任务是在规定的时间周期内完成复杂的设计。调用IP核能避免重复劳动,大大减轻工程师的负担,因此选择一款FPGA不仅仅要评估硬件性能,还要评估IP核是否丰富。笔者服务的LED显示屏项目用了西安智多晶Sealion2000系列FPGA,客户问到了一些关于IP核的问题,故笔者把Sealion2000系列FPGA关于IP核的相关内容进行了整理分享成文。
西安智多晶Sealion2000系列FPGA的核心构架由四输入查找表(LUTs)、逻辑单元存储器模块以及乘法器构成。嵌入式存储器模块具有9Kbit的SRAM存储器。可以把嵌入式存储器模块配置成单端口、伪双端口、真双端口RAM以及FIFO缓冲器或者ROM,嵌入式乘法器模块,可以在单一模块中实现一个18×18或两个9×9乘法器。
Sealion2000的I/O支持可编程总线保持、可编程上拉电阻、可编程下拉电阻、可编程延迟、可编程驱动能力以及可编程slew-rate控制,以及热插拔的优化。本系列FPGA器件同时还支持支持驱动阻抗匹配(Rs)。
Sealion2000的器件有PLL和DLL,以及全局和辅助时钟网络以提供可靠,有效且低偏斜的时钟管理与综合。您可以在HqFpga软件中对PLL进行重配置时钟频率或者相位。支持SDR、DDR、DDR2等接口。接口可能位于器件的一个或多个I/O模块(I/O bank),以实现更灵活的电路板设计。
Sealion2000系列DDR SDRAM存储器接口解决方案,由一个PHY接口和一个存储控制器组成。智多晶提供了PHY接口IP,与顾客定制的存储控制器或智多晶提供的存储控制器一起使用。
下表是智多晶FPGA已有IP core一览:
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