【经验】下一代互联网基础设施系统中的相干光时钟Si534X抖动性能优化

时间： 2018-12-26 来源：Silicon Labs

技术问答

1.简介

为了在实际应用中实现相干光时钟 Si534X抖动衰减器和时钟发生器的100 fs抖动性能，设计人员应考虑一些简单的指导原则，以最大限度地减少串扰并优化整体抖动性能。这些指南适用于任何高速时钟发生器的频率合成。

每当许多高频、快速上升时间和大幅度信号彼此接近时，它们之间就会存在一些串扰。Si534x系列的抖动非常低，以至于过去相对较小的串扰现在是最终测量输出抖动的重要部分。某些串扰的来源于Si534x器件，有些由PCB引入。很难在两个源之间分配抖动部分，因为只有当Si534x安装在PCB上时才能测量抖动。本应用笔记提供了简单的指导，使设计人员能够优化抖动性能。

2.最佳抖动性能的四个简单规则

2.1选择差分输出选项（LVDS，LVPECL，HCSL）

差分输出产生平衡的互补输出信号，旨在产生最佳的抖动性能。这些固有差分信号形式会产生最小的共模噪声（最小化EMI），并且它们通常比CMOS形式消耗更低的功率。

2.2仔细设置输出时钟

减少串扰的最简单方法之一是安排时钟输出，以便使更可能在彼此之间形成串扰的时钟在物理上彼此不相邻。对于网络应用，抖动集成带宽通常来自对终端系统至关重要的相关通信标准。积分频带之外的抖动不是问题。集成带的细节因应用和标准而异。12 kHz至20 MHz的常用默认积分频段来自SOCET OC-48，在此示例中使用：

如果两个相邻的时钟输出彼此接近而不是20 MHz，这是抖动积分频带的范围，则可能存在串扰问题。考虑一个案例：当155.52 MHz时钟输出接近156.25 MHz时钟输出时，由于156.25 MHz -155.5222 MHz = 730 kHz，因此这两个时钟之间的混合差异在12 kHz至20 MHz的抖动掩模频带内。因此，设计人员应避免在156.25 MHz时钟旁边放置155.52 MHz时钟。

请注意，此集成带宽接近放置指南不适用于彼此间整数倍的时钟。例如，125 MHz时钟可以位于625 MHz时钟旁边，因为125 MHz * 5 = 625 MHz。简单整数关系意味着一个时钟的边缘不会相对于另一个时钟的边缘移动。

2.3带有未使用输出的独立时钟

未使用的时钟输出可用于物理地分离会相互干扰的时钟。例如，如果存在未使用的时钟输出，则可将其置于155.52 MHz和156.25 MHz时钟之间以物理地分离它们。表1显示了重新排列使用的输出时钟和策略性地放置未使用的输出时钟以改善抖动的好处。在这个例子中，十输出Si5345以两种不同的方式编程：一个忽略重新排列时钟输出的建议，另一个忽略了计数。抖动集成在12 kHz至20 MHz之间，所有输出均为LVDS，电压为2.5 V。显然，重新排列输出可降低抖动，从而在所有输出端实现高性能。请参阅附录A以查看生成数据的相位噪声图。

表1.输出时钟排序对抖动性能的影响

2.4避免在抖动关键应用中使用CMOS输出格式

·由于CMOS输出缓冲器是轨到轨并且不平衡（与LVPECL，LVDS，CML和HCSL等输出格式不同），CMOS输出在所有时钟边沿产生电流浪涌，因此是主要的串扰干扰源。因此，应尽可能避免对抖动敏感应用的CMOS输出。

·当必须使用CMOS格式时，应该“隔离”CMOS时钟并远离不同频率的关键时钟输出。

·选择ClockBuilder Pro中的“互补”输出选项（而不是同相选项），以帮助平衡转换期间输出的电流浪涌。

·如果一对CMOS中的一个CMOS输出侧未使用却主动切换，不要终止负载。

·考虑在CMOS缓冲器使用外部低抖动差分模式，将缓冲器远离PCB上的Si534x器件以避免耦合。

3. 杂散，抖动积累带和谐波

当附近的时钟输出耦合到输出时钟时，抖动性能会下降。例如，155.52 MHz时钟输出位于156.25 MHz时钟输出旁边时，两者之间的频率差异是156.25 MHz - 155.52 MHz = 730 kHz，会使得在155.52 MHz载波的730 MHz处有一个支线，对应于图1中标记为“1st”的第一个谐波。正如预期的CMOS输出时钟产生的方波，二次谐波明显地较小，位于载波的2 * 730 MHz = 1.46 MHz，标记为“2nd”。三次谐波大于第二次谐波，但不如第一次谐波大。它位于3 * 730 kHz = 2.19 MHz，标记为“3rd”。由于所有这些和其他谐波相关的杂散都位于12 kHz至20 MHz的抖动积累频段内，因此它们都有助于降低差分输出时钟表1中所示的抖动性能。这种降级的幅度（当CMOS时钟耦合到其他CMOSclocks时可能是几百飞秒）取决于很多因素，其中包括I / O电压，信号格式和PCB布局。

图1. CMOS和CMOS输出的杂散和谐波示例

4。结论

遵循本应用笔记中的基本指南，设计人员可以使用Si534x抖动衰减器和时钟发生器实现100 fs级抖动性能。对于必须具有此级别抖动性能的时钟，设计人员应：

·为所有抖动敏感时钟选择差分格式。

·小心地设置输出时钟（通过观察频率和积分带宽是否接近）。

·通过在输出之间放置未使用的输出来分离耦合敏感时钟。

·仅针对抖动性能不重要的时钟选择CMOS格式。

附录 - 阶段噪声图

以下相位噪声曲线图适用于表1。使用的相位噪声设备是Agilent E5052B 信号源分析仪，连接到SILICON LABS Si5345-EVB（评估板），其中48 MHz晶体作为XAXB参考。差分信号在评估板和E5052B之间有一个Pulse Engineering CX2156 balun。在图表中，所有时钟输出均为2.5V LVDS。

图2.推荐的，LVDS，输出0

图3.推荐的，LVDS，输出1

图4.推荐的，LVDS，输出2

图5.推荐的，LVDS，输出4

图6.推荐的，LVDS，输出5

图7.推荐的，LVDS，输出6

图8.推荐的，LVDS，输出8

图9.推荐的，LVDS，输出9

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