【选型】时钟发生器Si5382用于5G小基站，可简化时钟设计，具备低抖动、输出频率范围宽等优势

时间： 2019-11-21 来源：世强

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随着5G通信正式商用，用于室内覆盖的5G小基站也在准备进行实验站建设。5G通信小基站相对于上一代4G小基站，体积要求更小，性能要求更高，这对电路设计提出了更高的挑战。

目前主流的5G小基站设计方案是FPGA+Triceiver，核心处理器、射频收发调制器都需要多路同步时钟参考信号才能保证通信的实时和准确性，传统设计是采用多个时钟发生器和压控振荡器提供参考信号，但电路复杂同时PCB面积较大。因此本文推荐SILICON LABS的多路时钟发生器Si5382，内部集成两个数字锁相环和多通道抖动衰减，任意频率/晶振输入到数字锁相环再经过频率合成电路，实现各种频点输出；最多支持12路输出时钟，通过独立路径可以支持拥有小于85fs典型相位抖动的JESD无线时钟、以太网和其他低抖动通用的时钟，以下是Si5382在5G小基站系统中的典型时钟树应用方案：

图1 Si5382时钟树应用方案

从上图中可以看出，Si5382不仅可以产生专用的LTE专用时钟频点，如30.72MHz、25MHz等频点，也可以任意配置成PHY交换芯片参考时钟等常用通信接口时钟；其差分输入频率8 kHz -750 MHz、LVCMOS单端输入频率8 kHz-250 MHz，JESD204B输出频率480 kHz -2.94912 GHz、差分输出频率1 Hz- 712.5 MHz、LVCMOS输出频率480 kHz-250 MHz，采用一片Si5382基本可以满足5G小基站通信配置时钟频率的所有需求，降低BOM成本和PCB面积；同时Si5382时钟芯片的配置软件业及其简化，界面容易操作。

综上所述，Silicon Labs的时钟发生器Si5382具有多达12路输出、85fs RMS典型值（DSPLL_B输出 12 kHz ~ 20 MHz）的低抖动、输出频率范围宽和数字频率合成节省PCB面积的特性，是5G小基站时钟树应用的优秀解决方案。

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