灿芯半导体多速率Serdes IP方案，具有优异性能、面积和功耗
灿芯半导体为客户提供1.25-12.5Gbps多速率SERDES IP方案。该方案平滑地集成了多SERDES通路，具有同级产品中最优的性能、面积和功耗。可编译的PHY可以支持PCIe Gen 1/2/3, USB 3.0 / 3.1, XAUI, SATA Gen 1/2/3, CEI-11G-LR, 10GBase-KX4, JESD204B, SGMII/QSGMII, RAPID I/O, HSSTP （Trace Port）， V-By-One, DisplayPort和HMC等主流的接口标准。
——单一SERDES设计，满足广泛的标准，协议和速度。
——任何组合都可以，例如USB-3.0, PCIe Gen-3和SATA Gen-3在一个单一的Combo SERDES。
——内部低抖动锁相环支持各种标准时钟要求-不需要额外的组件。
——灵活的设计-基于Tile的设计，使客户可以选择任何数量的Tx和Rx通道。
——一次性努力设计，集成，验证和硅验证。
——节省芯片区域，因为要求的标准少的时候，不需要重复逻辑。
特点
——支持的发送和接收通道数量不等
——数据速率可编程 1.25-12.5 Gbps
——具有可编程输出摆幅 100 – 1100 mVp2p 的发射驱动器
——前/后光标发射均衡范围 0 – 9db/12db，可编程步长为 20mV
——自适应接收器均衡 (CTLE + DFE) 以支持在 6GHz 时插入损耗为 30db 的长距离信道
——嵌入式低抖动锁相环 (PLL)
——支持信标、低频周期信令 (LFPS)、自动协商 (AN) 信令
——丰富的 DFT 功能（AC-JTAG、Eye-scan、Loop-back、RX Sensitivity BIST、TX level BIST、PLL BIST）
——数字固定和 TFT 扫描
——用于与 SOC 扫描压缩器集成的边界扫描 (Extest)
——可以在低成本数字测试仪上进行测试
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本文由顾峥峥转载自灿芯半导体，原文标题为:多速率Serdes IP方案，本站所有转载文章系出于传递更多信息之目的，且明确注明来源，不希望被转载的媒体或个人可与我们联系，我们将立即进行删除处理。
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