Keysight加入通用Chiplet的高速互联标准UCIe，针对PCIe 6.0和CXL提供完整的测试解决方案

2022年3月，Intel、AMD、ARM、高通、三星、台积电、ASE、Google Cloud、Meta和微软十家巨头成立Chiplet标准联盟，制定了通用Chiplet的高速互联标准UCIe（Universal Chiplet Interconnect Express）。同年，作为测试测量领域优质的供应商KEYSIGHT宣布加入UCIe联盟。

后摩尔时代的拯救者Chiplet

在过去数十年，半导体制程及工艺基本支持着摩尔定律在不断推进，在性能不断增强，晶体管的尺寸不断微缩，制程工艺的节点逐渐来到3nm 2nm接近极限制程，随之带来的则是跳跃式的设计和制作成本增长。那么伴随着摩尔定律逐渐放缓，我们来到了后摩尔时代，行业瞩目的Chiplet（小芯片/芯粒）技术像是带来了曙光，成为了持续提高SoC高集成度和算力密度的重要途径，下面就来简要介绍一下该技术。

形象的讲Chiplet其实是一种积木游戏，通过2.5D/3D集成封装等技术，能够将不同工艺节点、不同功能、不同材质的芯片，如同搭积木一样集成一个更大的系统级芯片（SoC）。追本溯源，其实Chiplet并不是一项新技术，早在十年前就被提出，像近期采用了UltraFusion封装架构的M1 Ultra芯片就是Chiplet的成功应用，通过两颗M1 Max晶粒的内部互连，提供了高于市面16核PC 90%运算性能。随后由几家巨头主导的MCM（Multi-Chip Module）CoWoS（Chip-on-Wafer-on-Substrate）EMIB（Embedded Multi-die Interconnect Bridge）等底层先进的封装成为主流，为chiplet的推广提供了极大的助力。

那么chiplet优点在哪里呢？

1.通过把大芯片分割成面积较小的芯片，可有效改善生产的良率，降低晶圆制造成本。

2.可根据不同IP的需求，将不需要最先进制程的元件独立出来，使用制程成熟的元件替换，从而进一步降低制造成本。

3.通过在芯片设计阶段将SOC按功能分解成一个个芯粒，从而重复利用部分模块化芯粒，达到降低设计难度和设计成本。

UCIe助力新兴技术Chiplet

新兴技术Chiplet如果要成为主流的技术，就需要统一多家供应商的各种功能芯片的各类设计、互连、接口标准，标准化Chiplets之间交互的通信互连协议。2022年3月由多家国际半导体巨头联合推出了UCIe 1.0 spec，该标准针对Chiplet技术建立，致力于推动芯片互联的标准化发展，构建出相互兼容的芯片生态系统。下面我们就来简单看一下UCIe规范相关内容。

UCIe 1.0支持不同的数据传输速率，位宽，凸点间隔，还有通道，来保证最广泛的可行的互用性，详细spec如下图所示。UCIe中定义了一个边带接口使设计和验证变得容易。其中互联的单簇的组成单元是包含了N条单端、单向、全双工的数据线（标准封装N=16，高级封装N=64），一条单端的数据线用作有效信号，一条线用于追踪，每个方向都有一个差分的发送时钟，还有每个方向的两条线用于边带信号（单端，一条是800MHz的时钟，一条是数据线）。高级封装中支持把空闲的线束作为错误处理线束（包括时钟，有效信号，边带信号等），标准封装选项中支持位宽退化来处理错误。多簇的UCIe互联可以组合起来在每条连接链路上提供更优的性能。

UCIe 1.0 Characteristics and Key Metrics 来源：UCIe White Paper

UCIe是一种分层协议，它包含物理层（含封装）、D2D适配层和协议层。物理层负责处理电信号、时钟信号、链路训练和边带信号等。D2D适配层则为chiplet提供链路状态管理和参数调整。通过使用循环冗余校验CRC和链路级重传机制保证数据的可靠传输。此外，D2D适配层配备了底层仲裁机制用于支持多种协议，以及通过数据宽度为256字节的流量控制单元（FLIT）进行数据传输的底层传输机制。

如今，PCIe和CXL协议已经被广泛部署在几乎所有的板级计算单元上，因此UCIe通过在协议层本地端提供PCIe和CXL协议映射，以利用现有的生态和资源来确保各互连设备之间的无缝交互。借助PCIe和CXL，可以将已部署成功的SoC构建、链路管理和安全解决方案直接迁移到UCIe。UCIe还定义了一种“流协议”，可用于映射其他协议。

在UCIe 1.0定义了如下两种类型的封装，其中标准封装（2D）成本效益更高，而更先进的封装（2.5D）则是为了追求更高的功率。在实际的设计中，由多种商用的封装方式可供选择，下图右中仅展示其中一部分。UCIe规范支持这些类别中所有类型的封装选择。

UCIe Layering approach and different packaging choices 来源：UCIe White Paper

UCIe的测试挑战

UCIe标准化的统一架构将会大大促进Chiplet开放生态的发展，这意味着生态链中的不同环节IP、芯片设计、封装设计、设计服务等需要统一和可靠的标准实现互连，各个芯粒部件和系统整合所需要严格的互操作测试标准，目前UCIe 1.0标准初步定义了一致性和调试的初期框架，规范组织也在规划相应的认证体系架构，如下图所示，在基础规范之上，UCIe联盟的工作组将会制定专门的测试规范，包括从物理层、适配层、协议层、对各个子部件进行互操作和一致性测试，通过标准化一致性测试流程和方法，保证芯片的可靠整合。

ingredients of a successful and broad interoperable chiplet ecosystem 来源：UCIe White Paper

可以预期UCIe将面临众多测试挑战，从测试可行性上需要考虑被测部件与Golden部件的互操作测试，BIST测试，环回测试，及各芯片子部件自身的电气及协议一致性测试，从测试方法学上，面临诸如可测试性设计等问题，对于芯片封装级整合后，是否需要进行信号探测，目前我们也看到一些芯片公司会在芯片验证阶段设计集成封装治具，或者使用探针台进行精密尺寸互联表征和信号参数表征测试，此外UCIe也定义了跨封装的结构，通过光引擎或者电Retimer实现机柜级的互连，这种场景更接近于传统光或电测试方法。相信在不远的将来，UCIe联盟的成员和测试工作组会针对这些问题进行梳理和讨论，将会完成统一的测试标准和流程。

目前来说，Keysight是业内唯一完整提供从设计仿真、物理层、电气到协议层验证的供应商，为UCIe的设计仿真到互连和信号测试方案提供坚实基础。下图为是德科技针对PCIe 6.0和CXL完整的解决方案。

Keysight PCIe 6.0和CXL测试解决方案一览

先进的封装和半导体制造技术将会在未来的10年在计算界掀起新的革命。UCIe已经蓄势待发，Keysight将会结合本身丰富的测试测量经验，助力UCIe产业联盟测试测量相关规范。