【经验】如何在Modelsim上仿真智多晶FPGA IP core
对于安装了西安智多晶FPGA编译软件的小伙伴们来说，也许会关注如何调用Modelsim来仿真Hqfpga软件中自带的IP，接下来笔者将分步骤带大家走一遍流程：
第一步：编译库文件
如果是首次仿真IP的话，首先需要将Hqfpga的库文件编译到Modelsim中，这样以后每次仿真只需要选择相应的库即可。具体可参考如下步骤：
（1）打开Modelsim软件，选择File –> New -> Library
在Library Name里填入库名称，例如hqfpga_lib，点击OK
（2）选择Compile -> Compile… ，弹出下面对话框，注意Library要选hqfpga_lib，在查找范围中选择Hqfpga文件夹目录：\build\common\sim\verilog\XIST，选择sealion_sim.v，点击Compile，进入编译。
（3）编译完成后，先关闭Modelsim软件，并在Modelsim安装目录下，找到modelsim.ini，去掉只读属性，打开文件并加入：
hqfpga_lib = $MODEL_TECH/../hqfpga_lib
保存之后，关闭并重新设置为只读属性。
（4）到此库文件就编译结束，在打开Modelsim软件后，在Library列表里就能看到hqfpga_lib了
第二步：仿真IP core
（1）笔者针对乘法器IP来做仿真，先在Hqfpga软件中打开“IP管理”，选择DSP_MULT，设置相应参数并生成源文件：
如图所示，产生一个16x16有符号数乘法器。
（2）编写Testbench测试激励，如下所示：
（3）在Modelsim里新建工程，选择File -> New -> Project…
工程名称和路径填好，点击OK
（4）选择添加已有文件，把IP源文件和Testbench加进去
（5）添加后，点击Compile-> Compile All进行编译，如果有语法问题，编译会报错
（6）选择Simulate -> Start simulation , 选中work下的tb，然后点击Optimization Option
（7）按如下图所示，勾选正确的选项
（8）填完之后就进入仿真界面，设置仿真时长，点击Run
运行后，通过键盘上I、O键可以进行缩放；从仿真结果可以看出，乘法器的输出结果是正确的，延迟是3个Clock。到此仿真结束，如果修改激励重新仿真，则需要重新Compile和Simulate。
PS：仿真其它IP，也是类似的步骤。
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