【产品】若贝新推快速动态可重构的串并行一体化自适应芯片，三级流水，支持RISC-V指令集
随着计算量的激增，人工智能的发展，纯粹依赖于工艺革新的集成电路发展遇到工艺成本上升和垄断化竞争的发展瓶颈。CPU、GPU、FPGA和其他专用架构正在不断地竞争与融合，以求达到高性能低功耗的目的。通过对现有架构的优劣分析，Robei（若贝微电子）基于自适应芯片多年研究的基础，提出全新的快速动态可重构的自适应芯片架构。
该架构是一种全新的高性能低功耗处理器架构，通过传统CPU架构实现调度与配置，新的平行处理器阵列来加速计算，在性能要求苛刻的情况下达到低功耗高性能计算的最优化。同时自适应芯片具备动态可重构功能，实现微秒到纳秒级别全部或部分动态重构，提高了计算的灵活性，实现软件定义芯片，非常适合流式数据的处理。芯片一旦有损坏单元，可避开损坏单元进行重配置，实现算法级别损坏自修复。该架构可以应用到家电、电机、工艺厂商的逻辑缺陷检测、移动设备、机器人、无人机等各个领域。
若贝微电子基于自主开发的EDA工具打造出支持RISC-V指令集的三级流水的自主架构的CPU，以及高速和低速总线、QSPI/SPI协议、I2C、UART、PWM、可编程GPIO等。基于该架构并结合超高速动态可重构的计算阵列，打造出串并行一体化的自适应芯片。
特点
内核：RISC-V RV32IM指令集支持，三级流水（高达200MHz），2个DMA和MPU（Memory Protection Unit）
运行电压：IO 3.3V，内核1.2V
存储：24KB iSRAM，16 to 32KB dSRAM
自适应功能：
9x8或16x12 Rocell（不同型号）
每个Rocell支持最少15条指令
一些Rocell支持乘法和浮点运算
多条可重构Bus用于连接Memio和自适应
每条Memio大小为256x32bits
IO：
32个用户可用GPIO，外加8个复用下载和用户可用GPIO
按组IO可重构，每组8个引脚。（芯片有2个uart，但是通过IO重构，可以分时复用，相当于有4~8个uart）
调试接口：JTAG 接口 (GPA)
下载接口：SPI (GPG)
通信接口：2 QSPI/SPI, 2 Uarts, 2 IICs, 8~20 PWMS, Dual 8 channel DMA controller
计时器：4个16-bit timers, 1个 32-bit timer,Watch Dog
应用
加湿器， 冰箱， 洗碗机， 空调等
机器人， 玩具， 电机控制器等
电动自行车，玩具车等
替代：
单颗MCU
MCU+DSP
MCU+Low End FPGA
MCU+DSP+ Low End FPGA
为了便于客户进行选择，表1-1具体列出了不同型号的配置列表。其中，RAC101系列不具备动态可重构计算单元，可以作为一个独立的MCU运行。
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