【经验】基于UXR0504A和M8040A的实际演示完成PCIE5.0的展示和测试

时间： 2020-02-15 来源：Keysight

基于UXR0504A 10bit 50GHz带宽示波器的TX测试和基于M8040A 32Gb/s BERT的RX测试解决方案，KEYSIGHT在Intel PCIE Gen5测试验证平台进行了成功演示！

图1 DesignCon 2020,Keysight PCIE5.0展台

关于PCIE5.0的测试和验证的讨论也在进一步深化。在现阶段(CEM规范尚未定稿)，本次活动上，目前主要讨论的还是以发送端测试为主。接收端测试的理论和方法还有待商用产品的进一步工程化再进行完善。

当前针对PCIE5.0测试验证，主要讨论两方面内容：

1、针对CEM端面PCIE5.0是否继续采用Dual Port测试？

Reference CLK随着数据传输速率的快速提升，对时钟抖动的要求也非常严苛：

图2 PCIE各标准Common CLK抖动要求

图3 CC CLK是PCIE5.0最广泛采用架构

在5.0标准上，CC CLK抖动要求低至150fs。因此如果采用时钟和数据分开测试，在CEM端面在经过长链路传输过程后，势必引入很多干扰和不可控因素，在设计上必然存在一些挑战，在测试上对工具和方法也有很多问题需要再探讨，尤其是对数据和时钟的抖动如何平衡折中是一个非常大的问题。

从工具的完备性来看，目前没有问题，业界典型产品如Keysight Z系列示波器可以做到75fs固有抖动，这一指标预留的裕量基本可以满足，而UXR系列示波器则可以达到50fs固有抖动，裕量更高。

针对SYS-Board，如果按照传统的Dual Port测试方法，如下图连接：

图4 PCIE4.0 System Board Dual Port测试连接

使用双端口测试方法，无需完全按照如此严格的相位抖动标准直接测试时钟，并且基于End Device角度很好地诠释了根组件的信号质量，即完全模拟接收端的SerDes架构对数据进行时钟恢复、切片及统计学的指标对比。系统板供应商可以针对参考时钟做抖动平衡或折中，以获得更好的信号抖动，并且仍然符合规范。

总体来看，采用Dual Port测试将大大简化测试流程和降低难度。

2. 针对PCIE5.0 32G T/s，链路损耗更大，如何设计并验证确保在接收端采用均衡后得到张开的眼图？

下图是PCIE5.0/6.0链路损耗目标值仿真图：

图5 PCIE5.0/6.0插入损耗要求目标值

在如此高损耗下，示波器作为发送端测试的核心设备肩负数据采集的重任，这一过程中前端噪声，ADC的位数及采样率等相关指标直接影响最终的测试和验证结果。

Keysight采用M8040A误码仪生成如下信号，并分别采用Z示波器 @160GSa/s，UXR 50GHz@128GSa/s和 50GHz@256GSa/s 采集数据进行眼图对比。

图6 PCIE5.0信号眼高测试对比

M8040A生成P5预设信号，800mV幅度，注入规范规定的干扰和抖动成分，经过-36dB@16GHz链路损耗后再加CTLE均衡得到上图右边的测试结果对比。

可见，UXR由于其更低的前端噪声和10bit 硬件ADC即使在128G采样率运行也比Z示波器160G采样率采集的数据分析得到的眼高略好。而UXR在设置为256G Sa/s采样后，结果则明显改善很多，采用-13dB以上CTLE均衡后，眼高达到17.5mV，完全满足规范指标。

因此，采用UXR 10bit ADC更低本底噪声的高精度示波器在测试环节保留更多的裕量，降低产品设计环节的压力，最终让用户的设计更加容易通过测试。

对于PCIE6.0，未来将采用PAM-4信号，在本次活动中，则依然还在进行早期的测试方法和理论的探讨。

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ACE Lv8. 研究员 2020-02-15

学习了

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