【应用】基于SI5383网络同步时钟的BBU时钟同步设计方案
与其它基站设备同步需求一样，BBU的同步也利用GPS等长期稳定性好的时钟源校准精度较高的本地时钟源，将GPS的长期稳定特性与本地晶振的短期稳定性结合，提供高稳定可靠的系统同步时钟、工作时钟，实现频率和相位精准同步。BBU传统的方案是将本地TCXO/OXCO的通过频率合成并利用GPS的1PPS信号驯服，需要DDS频率合成器芯片和提供算法的FPGA芯片协同完成，还需要PLL芯片（可以自己搭建），系统较为复杂，准确性还需要考虑FPGA的算法优化程度。
如果能够有一款高性能集成数字环路的时钟芯片，利用GPS或者北斗等特性好的时钟源作为数字锁相环参考源，数字环路产生校准后的高精度系统时钟通过系统时钟分配后产生与1PPS同步的时钟信号，实现频率同步和相位的同步要求，可以极大的节省成本，降低复杂度。
SILICON LABS的高性能同步时钟芯片SI5383就是这样一款高性能时钟处理芯片。下图是基于SI5383的时钟同步方案。
图1 基于SI5383的同步方案
利用SI5383的内部DSPLL完成对同步参考时钟的1pps的锁定，输出所需要的系统时钟（常用的20.48MHz），系统同步信号2PPS由CPLD产生输出。CPU通过I2C或者SPI可编程接口完成对SI5383的设置，由SI5383完成同步时钟的算法计算并锁定，不同于传统的DDS频率合成结合FPGA的算法需求，去掉了FPGA的复杂算法设置，节俭电路和节省成本。该方案OCXO/TCXO只是作为参考信号，短期特性不会影响到系统时钟同步特性，实测相位同步可以精确到us级别，性能非常优良。
SI5383的其它优良特性：
1.参考时钟输入范围：1PPS、8kHz~750MHz。输出时钟范围：1PPS、100Hz~718.5MHz。可以处理的时钟范围较为广泛。
2. 内置有多个个DSPLL环路，环路带宽1mHz~4kHz可调。其中DSPLLB环专门用于处理同步时钟，其它环路可以作为任意时钟发生器或者抖动衰减器使用。满足设备的多种时钟需求。
3. 支持保持模式、free run模式，且随输入源变化自动切换。
4. 芯片集成LDO，降低电源需求，节省成本。
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