【技术】避免串扰的PCB走线规则
当今的电子设备市场需要将多种高速功能集成在一块板上的小型化印刷电路板 (PCB)上，这导致设计人员将走线布置得非常靠近，以优化封装和空间。这种接近可能会导致电磁场的意外耦合，这种现象称为串扰（见图1）-英文里的Crosstalk。本文SLKOR（萨科微）将介绍避免串扰的PCB走线规则。
尽管高密度的封装是不可避免的，但还是不应违反某些与PCB上的布线相关的PCB设计规则，以避免潜在的串扰和电磁干扰/兼容性 (EMI/EMC) 问题。
（在以下部分中，短语“关键网络”指的是PCB上那些高速时钟/数据线、重要的传感线等，具体取决于PCB的应用。）
规则 1：I/O网络附近的关键网络
重要的是要查看与I/O线相关的关键网络的走线，因为噪声很容易通过这些进出PCB的I/O线耦合进电路板（见图 2）或将噪声带到其它电路板。
通过I/O线进入电路板的任何噪声都有可能耦合到承载重要数据/时钟信号的关键网络，这基本上是PCB的抗扰性问题（图 3a）。以类似的方式，关键网络携带的任何高速信号都可以耦合到I/O网络，最终通过离开电路板的I/O线传到外部世界并进入系统中的其它模块。原则上，这将是PCB的辐射问题（图 3b）。
规则 2：暴露的关键迹线长度
在波长较短的高速PCB(>100MHz) 上，任何关键网络（见图 4a）的电气长度都足以使其成为有效的辐射源，尤其是当暴露在顶层或底层时。 这种不需要的辐射可以耦合到任何相邻的走线，甚至耦合到靠近走线的器件中的线缆中。 我们建议将关键网络埋在PCB内层的实心平面之间，如图4b所示。 这有助于封闭住来自走线的场并避免任何以串扰或EMI形式出现的意外耦合。 如果不得不将这些关键网络暴露在外层，则暴露部分的长度应尽可能小。 这是因为暴露走线的长度越短，辐射的就越少，因为如果它们在电气上很小，它们将是低效的天线。
规则 3：临界差分网络匹配
理论上，差分对传输大小相等但极性相反的信号，因为差分对产生的EMI互相抵消或可以忽略不计。 但是，这仅在线对中的走线长度相等并且尽可能对称地彼此靠近时才有效。 违反其中任何一项都会产生共模噪声和EMI问题。 这是一个非常值得关注的问题，特别是对于承载高频关键信号的差分网络，因为EMI会增加所承载信号的频率。 图5显示了在IC封装和电路板上的出口点（连接器）之间关键差分对的正确/不正确方法的几个走线示例。
临界差分网络匹配：模拟和与实际测试要求的关系
在图6a和6b的PCB示例中，我们有一个简单的案例，即差分对以两种不同的方式在PCB上布线：分别是对称和非对称。 在这两种情况下，在SIwave中，它们的一端由差分电压源激励，另一端由负载端接。
我们在这两种情况下都运行近场分析。在差分对对称布线的PCB中，近场电平低于它们不对称布线的情况，如图7a和7b所示。
假设我们要根据EMI/EMC法规AIS 004（在印度）或 UNECE R10（在欧洲）辐射发射要求来测试该PCB。图 8显示了在30MHz‒1GHz频率范围内，距离该PCB 1米处的模拟远场的比较分析。请注意，不对称差分对的情况会使发射电平增加约8到10dB，也会导致不符合563.50MHz及更高频率的情况。
SIwave 在PCB级别上的仿真能够及早识别此类EMI问题，这有助于在将PCB设计用于物理测试甚至更高级别的仿真之前对其进行优化。
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