【技术】Silicon Labs低功耗抖动衰减器的第四代DSPLL技术，可简化时钟设计

时间： 2019-03-14 来源：Silicon Labs

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对视频流和云计算等应用的巨大带宽需求促使电信服务提供商不断增加网络容量，并且向高速互联网基础设施设备迁移。这些行业趋势以及降低光传输和每比特交换成本的整体市场压力显著增加了对高度集成、高性能、频率灵活的时钟的需求，这些时钟在广泛的应用领域可以轻易地重新配置。

简化了OTN和10/40/100G以太网中的时钟生成

用于互联网基础设施的下一代10/40/100G OTN交换和传输设备正向更高端口密度过渡，以进一步扩大网络容量。这种向高速设备的演进正在推动市场对更高度集成的物理层定时设备的需求，这些设备在单个集成电路中提供多个独立的锁相环(PLLs)，在紧密封装的高密度线卡中最小化PCB占用。

DSPLL®技术

SILICON LABS发明了DSPLL®技术，这是一种结合了数字信号处理（DSP）和PLL技术的混合方法，可简化高速互联网基础设施应用所需的时钟倍频和抖动衰减电路。现在已进入第四代，这种先进的专利时序技术现在是用单个集成电路替换多个离散锁相环路PLL元件的最佳解决方案，该集成电路集成了DSP电路和超低抖动时钟或电压控制振荡器。

图1 DSPLL技术

Silicon Labs最新的DSPLL架构结构紧凑，可扩展，可构建单片，单芯片多PLL抖动衰减时钟，这些时钟比其他解决方案要小得多，抖动也低得多。传统的解决方案使用数字锁相环（DPLL）进行抖动衰减，使用模拟锁相环（APLL）进行频率转换，此传统架构未针对空间，功率或性能进行优化。由于每个APLL使用分立VCO，因此当VCO在近频附近工作时，传统架构极易受到串扰的影响。相比之下，Silicon Labs的DSPLL架构取代了DPLL和APLL，具有业界最高水平的PLL集成和性能。DSPLL技术利用高度数字化，低噪声的架构，提供针对空间和功率进行高度优化的解决方案。每个DSPLL都使用大量片上调节器隔离，提供噪声隔离，同时最大限度地降低串扰敏感度。因此，基于DPLL的定时器件（如Si534x 抖动衰减器）可提供任意频率时钟合成，与同类多PLL解决方案相比，抖动降低60％以上，占用空间减小50％。以Silicon Labs的Si5347A高性能时钟抖动衰减器为例，其结合了第四代DSPLL和MultiSynth™技术，帮助需要最高抖动性能的应用实现了任意频率时钟发生和抖动衰减。该设备输出频率范围高达720MHz，并拥有0.09ps rms相位抖动，误差为0ppm。环路滤波器完全集成在芯片上，消除了与离散解决方案有关的噪声耦合风险。

图2 Silicon Labs第四代DSPLL架构与传统架构

对于晶体振荡器（XO）等频率控制产品，DSPLL技术通过将频率合成功能移动到高性能混合信号集成电路中，从而消除了传统的频率调谐SAW和基于晶体的实施所需的许多复杂制造步骤。Silicon Labs的XO和VCXO从简单的低频谐振器获得高达1.4GHz的频率，并将输出校准到1ppb的初始精度。低频晶体的使用使老化改善、温度稳定性和机械可靠性等方面得到了巨大改进。

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